KR100195293B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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가즈히로 요시다
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무라따 야스따까
가부시끼가이샤 무라따 세이사꾸쇼
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Abstract

본 발명은 i-선 스테퍼(stepper) 등의 값싼 장치로, 저렴한 비용으로, 높은 처리량 및 생산량으로 제조할 수 있는 반도체 장치의 제조방법을 제공한다.
1) 반도체 기판 1위에 제1층 절연막 3을 형성하는 공정;
2) 제1층 절연막 3위에 게이트패턴을 형성하기 위한 제2층 레지스트를 도포하는 공정;
3) 제2층 레지스트위에, 소정의 게이트길이의 게이트패턴을 형성하는 공정;
4) 이방성 에칭에 의해 제1층 절연막 3에 전기한 게이트패턴 5를 전사하는 공정; 및
5) 버섯모양의 게이트전극을 형성하기 위한 제3층 레지스트 6을 도포하고, 그의 캡부를 패터닝하는 공정을 포함함을 특징으로 하는, 반도체 기판위에 쇼트키 게이트전극을 갖는 반도체 장치의 제조방법.

Description

반도체 장치의 제조방법
제1도는 본 발명의 제1 실시예(제1도 내지 제8도)를 나타내며, 반도체 기판에 옴전극(ohmic electrode)을 형성하는 공정도이다.
제2도는 제1층 레지스트(resist)를 형성하고, 이를 평탄화하는 공정도이다.
제3도는 제2층 레지스트를 형성하는 공정도이다.
제4도는 제2층 레지스트에 게이트패턴(gate pattern)을 빛에 노출(로광; 露光)시키고, 이를 현상하는 공정도이다.
제5도는 제2층 레지스트를 에칭(etching)하는 동안 제 7층 레지스트에 게이트패턴을 전사하는 공정도이다.
제6도는 게이트패턴의 각부(角部; corner)를 등글게 하기 위한 레지스트 리플로(reflow)를 행하는 공정도이다.
제7도는 버섯모양(mushroom type)의 게이트전극(gate electrode)의 캡부(cap)를 형성하기 위한 제3층 레지스트를 도포하고, 로광 및 현상을 행하는 공정도이다.
제8도는 게이트금속을 증착하고, 제1층 레지스트, 제3층 레지스트 및 그위의 불필요한 금속을 들어올려 버섯모양의 게이트전극을 형성하는 공정도이다.
제9도는 본 발명의 제2 실시예(제9도 내지 제12도)를 나타내며, 제2층 레지스트의 소스전극(source electrode)측으로 치우친 게이트패턴을 로광 및 현상하는 공정도이 다.
제10도는 제2층 레지스트를 에칭하고, 동시에 이방성(anisotropic) 에칭 조건하에서 제1층 레지스트에 게이트패턴을 전사하는 공정도이다.
제11도는 Γ형 게이트전극을 형성하기 위한 제3층 레지스트를 도포하고, 게이트패턴에 대하여 드레인전극(drain electrode)측에 변위된 개구부를 로광 및 현상하는 공정도이다.
제12도는 게이트금속을 증착하고, 제1층 레지스트, 제3층 레지스트 및 그위의 불필요한 금속을 들어올려 드레인전극측에 처마부가 형성된, Γ형 게이트전극 7을 형성하는 공정도이다.
제13도는 종래의 제조방법(제13도 내지 제14도)에서, 전자빔용 레지스트에 버섯모양의 게이트전극을 전자빔으로 로광하는 공정도이다.
제14도는 게이트금속을 증착하고, 레지스트를 들어올려 버섯모양의 게이트전극을 형성하는 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 5, 15 : 게이트패턴
2a : 소스전극 6, 16 : 제3층 레지스트
2b : 드레인전극 6a, 6a : 개구부
3 : 제1층 절연 7, 17 : 게이트전극
3a : 각부(角部) 6b,16b : 처마부
4 : 제2층 레지스트 17a : 게이트전극의 처마부
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 전계효과 트랜지스터(field-effect transistor; FET)의 게이트전극(gate electrode)의 제조방법에 관한 것이다.
일반적으로, 전계효과, 트랜지스터(FET)의 고주파특성(high frequency characteristic)을 개선시켜, 게이트저항(gate resistance; Rg), 소스저항(source resistance; Rs) 및 소스-게이트간 용량(source-gate capacitance; Cgs)을 감소시키고 상호콘덕턴스(mutual conductance; gm)의 향상을 도모하는 것이 필요하다. 소스-게이트간 용량(Cgs)의 저감과 상호콘덕턴스(gm)의 향상에는, 게이트길이를 단축시키는 것이 효과적이다. 또한, 게이트길이를 단축시켜 게이트저항의 증가를 방지하는데에는, 게이트의 버섯모양(mushroom) 구조화가 유효하다. 통상적으로, 수 μm(sub half micron meter)의 게이트길이를 갖는 버섯모양의 게이트전극을 포함한 FET는, 전자빔(electron beam: EB) 로광장치(EB exposure device) 등에 의해 실현된다. 그의 개략적인 제조공정을 제13도 및 제14도에 나타내었다. 도면에서 반도체 기판 21 표면에 도포된 전자빔용 레지스트(resist) 22에 버섯모양의 게이트전극 27의 포스트(post)부 27a와 캡(cap)부 27b를 형성하기 위하여, 강도가 다른 전자빔 23a와 전자빔 23b를 사용하여 2회로 나누어 로광(露光)을 실시한다. 그런다음, 레지스트 22를 현상(現像)하고, 레지스트 22 중에 버섯모양의 형상 23을 형성하며, 레지스트 22 위에 게이트금속을 증착하고, 레지스트 22를 들어올려, 제14도에서 보는 바와 같이, 버섯모양의 게이트전극 27을 제공한다.
그러나, 종래의 EB 로광장치는 처리량(throughput)이 불량하고, 장치비용이 높아서, 제품비용을 증가시킨다.
따라서, 본 발명의 목적은 i-선 스테퍼(i-line stepper) 등의 값싼 장치에 의해, 저렴한 비용으로, 높은 처리량 및 생산량으로 제조할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 쇼트키 게이트전극(Schottky gate electrode) 형성영역에 형성된 제1층 절연막의 두께를, 옴접촉(ohmic contact)에서 소스전극(source electrode)과 드레인전극(drain electrode)의 두께와 거의 동일하게 형성함으로써, 치수의 분산을 감소시켜, 게이트전극을 정확하게 형성할 수 있는, 소자특성이 개선된 반도체 장치의 제조방법을 제공하는 것이다
이하, 본 발명을 보다 구체적으로 설명한다.
본 발명의 첫번째 국면에 따르면,
1) 반도체 기판위에 제1층 절연막을 형성하는 공정;
2) 제1층 절연막위에 게이트패턴을 형성하기 위한 제2층 레지스트를 도포하는 공정,
3) 제2층 레지스트위에, 소정의 게이트길이의 게이트패턴을 형성하는 공정;
4) 이방성 에칭에 의해 제1층 절연막에 전기한 게이트패턴을 전사하는 공정; 및
5) 버섯모양의 게이트전극을 형성하기 위한 제3층 레지스트를 도포하고, 그의 캡부를 패터닝하는 공정을 포함함을 특징으로 하는, 반도체 기판위에 쇼트키 게이트전극을 갖는 반도체 장치의 제조방법이 제공된다.
본 발명의 두번째 측면에 따르면, 상기한 첫번째 측면에 따른 반도체 장치의 제조방법에 있어서, 공정 1이 하기의 공정으로 이루어짐을 특징으로 하는 제조방법이 제공된다.
1) 반도체 기판위에, 질화규소막(SiNx), 산화규소막(SiO2) 및 레지스트로 이루어진 군에서 선택된 1종을 포함하는 제1층 절연막을 단층 또는 다층구조로 형성하는 공정.
본 발명의 세번째 측면에 따르면,
1) 반도체 기판위에 제1층 절연막을 형성하는 공정;
2) 제1층 절연막위에 게이트패턴을 실시하기 위한 제 2층 레지스트를 도포하는 공정;
3) 제2층 레지스트위에, 소정의 게이트길이의 게이트패턴을 형성하는 공정;
4) 이방성 에칭에 의해 제1층 절연막에 전기한 게이트패턴을 전사하는 공정; 및
5) 포스트(post)부가 소스전극측에 근접하고 처마부(eaves)가 드레인전극측에 배설 Γ형 게이트전극을 형성하기 위한 제3층 레지스트를 도포하고, 제3층 레지스트의 드레인전극측에 변위된 처마부를 패터닝하는 공정을 포함함을 특징으로 하는, 반도체 기판위에 쇼트키 게이트전극을 갖는 반도체 장치의 제조방법이 제공된다.
본 발명에서, 로광은 평탄화된 제1층 절연막위에 실시되며, 따라서 수 μm의 게이트전극을 높은 처리량으로 안정하게 형성할 수 있다. 또한, 이후의 공정에서 제2층 레지스트를 제거할 필요가 없으며, 따라서 공정을 단축시킬 수 있고, 제조비용을 줄일 수 있다. 또한, 1회의 증착으로, 버섯모양의 게이트전극 또는 Γ형 게이트전극을 형성할 수 있으며, 따라서 공정을 단축시킬 수 있고, 사용재료비를 억제할 수 있으며, 제조비용을 줄일 수 있다. 또한, 버섯모양의 게이트전극의 캡부 또는 Γ형 게이트전극의 처마부를 각각 로광하여, 게이트전극의 포스트부로부터 캡부 또는 처마부를 오프셋(offset)하여 형성시킬 수 있고, 게이트저항(Rg)및 소스-게이트간 용량(Cgs)을 낮게 유지시키는 동안, 소스 -게이트 사이의 간격을 줄일 수 있고, 소스저항(Rs)을 저감시킬 수 있다.
이하, 제1도 내지 제8도를 참조하여 본 발명의 제1 실시예를 설명한다.
제1도에서 보는 바와 같이, 1은 반도체 기판이고, 반도체 기판 1의 표면부에는 활성층(activated layer; 도시하지 않음)이 형성된다. 활성층이 형성된 반도체 기판 1위에, 옴접촉으로 소스전극 2a 및 드레인전극 2b가 형성된다
제2도에서 보는 바와 같이, 소스전극 2a와 드레인전극 2b와의 사이의 게이트전극 형성영역에는, 전기한 소스전극 2a 및 드레인전극 2b의 두께와 동일한 또는 그 이상의 두께를 가진 레지스트의 제1층 절연막 3이 스핀도포되어 평탄화된다. 또 제1층 절연막 3은 RIE(reactive ion etching; 활성이온 에칭), 밀링(milling)장치 등에 의해 에칭처리된다.
제3도에서 보는 바와 같이, 게이트패턴을 형성하기 위한 제2층 레지스트 4가 스핀도포된다. 이런 경우에, 제2층 레지스트 4의 막두께는, i-선 스테퍼의 우수한 로광감도(exposure sensitivity)를 나타내는 막두께로 설정된다. 또한, 제1층 레지스트 3과 제2층 레지스트 4가 혼합되는 것을 피하기 위하여, 제1층 질연막 3을 고온, 예를 들어, 200。C의 고온에서 소결처리 또는 CF4플라즈마에 의한 처리를 할 수도 있다.
제4도에서 보는 바와 같이, 제2층 레지스트 4에서 게이트패턴 5를 로광하고 그를 현상한다.
제5도에서 보는 바와 같이, 이방성 에칭 조건하에서, 제2층 레지스트 4를 에칭하는 동안, 제1층 절연막 3에 게이트패턴 5를 전사한다. 이런 에칭조건에는, 측벽의 퇴적물을 이용한 이방성 에칭을 사용할 수 있다. 예를 들어, RIE에 의한 불화탄소계 가스를 사용한 에칭을 들 수 있다.
제6도에서 보는 바와 같이, 제1층 절연막 3의 게이트패턴 5의 각부(角部;corner) 3b를 둥글게 하기 위하여, 레지스트 리플로(resist reflow; 오븐 중에서 200。C로 30분간 가열)를 실시한다. 이러한 공정들은 버섯모양의 게이트전극의 스탠드(stand)부 및 캡부와 접합하는 부분(형성될 각부 3a에 대응)을 등글게 함으로써 단선(disconnection)을 피하기 위함이다.
제7도에서 보는 바와 같이, 버섯모양의 게이트전극의 캡부를 형성하기 위한 제3층 레지스트 6을 도포한다. 로광 및 현상을 실시하여, 개구부 6a를 형성한다. 또, 클로로벤젠 처리나 다층 레지스트법(multi-layer resist method)에 의해 처마부 6b를 형성하여, 이후의 레지스트를 걷어내는 작업(lifting-off)을 용이하게 할 수도 있다.
제8도에서 보는 바와 같이, 게이트금속을 증착하고, 제1층 절연막 3과 제3층 레지스트 6 및 그위의 불필요하게 증착된 금속을 걷어내어, 버섯모양의 게이트 전극 7을 형성한다.
또한, 상기한 제1 실시예의 제2도에 나타낸 공정에 있어서, 게이트전극 형성영역에, 소스전극 2a와 드레인전극 2b의 두께와 거의 동일한 두께를 갖는, 질화규소막(SiNx또는 산화규소막(SiO2)올, 스퍼터링(sputtering), 증착, CVD(chemical vapor deposition; 화학증착)등의 성막법에 의해 단층 또는 다층구조로 성막하여 제1층 절연막 3을 형성하고, 평탄화 공정은 삭제될 수 있다.
이하, 제9도 내지 제11도를 참조하여 본 발명의 제2 실시예를 설명한다.
일반적으로, 잡음특성을 개선하기 위하여 소스와 게이트와의 사이의 간격을, 드레인과 게이트와의 사이의 간격보다 더 좁게 한다. 이런 경우에, 버섯모양의 구조의 게이트전극에서는, 버섯모양의 게이트전극의 캠의 한쪽 측부와 소스전극과의 사이의 간격이 좁아져서 소스 -게이트간 용량(Cgs)을 무시할 수 없다. 따라서, 본 실시예는, 버섯모양의 게이트전극의 캡부의 소스측이 배설되지 않고, 드레인측에만 처마부가 배설된 Γ형의 게이트전극을 제공하여, 그의 문제를 해결하고 있다.
제1 실시예에서 제1도 내지 제3도에 나타낸 공정들은 제2 실시예에서도 동일하며, 동일부호로 표시하여 그의 설명을 생략한다. 이후의 공정에 대하여 설명한다.
제9도에서 보는 바와 같이, 게이트패턴 15의 로광 및 현상은 제2층 레지스트 4 중, 소스전극 2a에 치우친 부분에서 실시된다
제10도에서 보는 바와 같이, 제2층 레지스트 4는 에칭되는, 동시에 게이트패턴 15를 이방성에칭 조건에서 제1층 절연막 3에 전사한다.
제11도에서 보는 바와 같이, Γ형 게이트전극을 형성하기 위한 제3층 레지스트 16을 도포한다. 또한, 게이트패턴 15에 대하여 드레인전극 2b측으로 변이한 개구부 16a의 로광 및 현상을 실시한다. 클로로벤젠 처리나 다층구조 레지스트법에 의해 처마부 16b를 형성하여, 이후의 레지스트를 걷어내는 작업을 용이하게 할 수도 있다.
제12도에서 보는 바와 같이, 게이트금속을 증착한다. 또한, 제1층 절연막 3 및 제3층 레지스트 16 및 그위의 불필요하게 증착된 금속을 걷어내어, 드레인 전극측에 처마부 17a를 갖는 Γ형 게이트전극 17이 형성된다.
본 발명에서, 로광이 평탄한 제1층 절연막위에서 실시되기 때문에 수 μm의 게이트전극을 높은 처리량으로 안정하게 형성할 수 있다. 또한, 제2층 레지스트를 이후의 공정으로 제거할 필요가 없어, 공정을 단축시킬 수 있고, 제조비용을 줄일 수 있다. 또한, 1회의 증착으로 버섯모양의 게이트전극이나 Γ형 게이트전극을 형성할 수 있으며, 따라서 공정을 단축시킬 수 있고, 사용재료비를 억제할 수 있으며, 제조비용을 줄일 수 있다. 또한, 버섯모양의 게이트전극의 캡부 또는 Γ형 게이트전극의 처마부를 각각 로광시킬 수 있으며, 따라서 게이트전극의 포스트부에 대하여, 캡부 또는 처마부를 오프셋함으로써, 게이트저항(Rg)과 소스 -게이트간 용량(CgS)을 낮게 유지시키는 동안, 소스 -게이트 사이의 간격을 줄일 수 있고, 소스저항(Rs)을 저감시킬 수 있다.

Claims (6)

1) 반도체 기판위에 평탄한 제1층 절연막을 형성하는 공정; 2) 전기한 제1층 절연막위에 게이트패턴을 형성하기 위한 제2층 레지스트를 도포하는 공정; 3) 전기한 제2층 레지스트위에, 소정의 게이트길이의 게이트패턴을 형성하는 공정; 4) 전기한 제1층 및 전기한 제2층을 이방적으로(anisotropically) 에칭하여 전기한 제1층 절연막에 전기한 게이트패턴을 전사하는 공정; 및 5) 전기한 전사하는 공정 후에, 버섯모양의 게이트전극을 형성하기 위한 제3층 레지스트를 도포하고, 그의 캡부를 패터닝하는 공정을 포함함을 특징으로 하는, 반도체 기판위에 쇼트키(schottky) 게이트전극을 갖는 반도체 장치의 제조방법.
제1항에 있어서, 상기 제1층 절연막에 전사된 게이트패턴의 각부(角部;corner)를 둥글게 하기 위하여 레지스트 리플로(reflow)를 행하는 공정을 더 포함함을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서, 공정 1)이 하기의 공정으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법; 1) 반도체 기판위에, 질화규소막(SiNx), 산화규소 막(SiO2) 및 레지스트로 이루어진 군에서 선택된 1종을 포함하는 제1층 절연막을 단층 또는 다층구조로 형성하는 공정 .
1) 반도체 기판위에 평탄한 제1층 절연막을 형성하는 공정; 2) 전기한 제1층 절연막위에 게이트패턴을 실시하기 위한 제2층의 레지스트를 도포하는 공정; 3) 전기한 제2층 레지스트위에, 소정의 게이트길이의 게이트패턴을 형성하는 공정 ; 4) 전기한 제1층 및 전기한 제2층을 이방적으로(anisotropically) 에칭하여 전기한 제1층 절연막에 전기한 게이트패턴을 전사하는 공정; 및 5) 전기한 전사하는 공정 후에, 포스트(post)부가 소스전극측에 근접하고 처마부(eaves)가 드레인전극측에 근접하여 배설된 Γ형 게이트전극을 형성하기 위한 제3층 레지스트를 도포하고, 제3층 레지스트의 드레인전극측에 근접된 처마부를 패터닝하는 공정을 포함함을 특징으로 하는, 반도체 기판위에 쇼트키 게이트전극을 갖는 반도체 장치의 제조방법.
제1항에 있어서, 전기한 제1층은, 전기한 반도체 기판상에 형성된 소스전극 및 드레인전극의 두께와 약 같은 두께를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
제4항에 있어서, 전기한 제1층은, 전기한 반도체 기판상에 형성된 소스전극 및 드레인전극의 두께와 약 같은 두께를 갖는 것을 특징으로 하는 반도체장치의 제조방법 .
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