JPH08203926A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08203926A JPH08203926A JP1065595A JP1065595A JPH08203926A JP H08203926 A JPH08203926 A JP H08203926A JP 1065595 A JP1065595 A JP 1065595A JP 1065595 A JP1065595 A JP 1065595A JP H08203926 A JPH08203926 A JP H08203926A
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- forming
- wiring layer
- metal wiring
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Abstract
(57)【要約】
【目的】断面がテーパ形状をした微細な開口部を有する
ＳＯＧパターンを形成することにより、ＨＥＭＴのＴ型
ゲート電極の形成に際して適用した場合に高性能のＨＥ
ＭＴを高い歩留り、生産性で製造する。 【構成】半導体基板１０上に孤立ライン形状のレジスト
パターン１１を形成する工程と、基板上の全面にスピン
・オン・グラス１２を塗布した後にベーキングを行う工
程と、この後、孤立ライン形状のレジストパターンを除
去することによりスピン・オン・グラスに断面がテーパ
形状をした開口部１２ａを形成する工程とを具備するこ
とを特徴とする。
ＳＯＧパターンを形成することにより、ＨＥＭＴのＴ型
ゲート電極の形成に際して適用した場合に高性能のＨＥ
ＭＴを高い歩留り、生産性で製造する。 【構成】半導体基板１０上に孤立ライン形状のレジスト
パターン１１を形成する工程と、基板上の全面にスピン
・オン・グラス１２を塗布した後にベーキングを行う工
程と、この後、孤立ライン形状のレジストパターンを除
去することによりスピン・オン・グラスに断面がテーパ
形状をした開口部１２ａを形成する工程とを具備するこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に半導体基板上に断面がテーパ形状をした開口部
を有するスピン・オン・グラス（ＳＯＧ；Spin On Glas
s ）を形成する方法に係り、例えばＧａＡｓ基板上に形
成されるヘムト素子（ＨＥＭＴ；High Electron Mobili
ty Transistor ）のＴ型ゲート電極の形成工程に使用さ
れる。
法、特に半導体基板上に断面がテーパ形状をした開口部
を有するスピン・オン・グラス（ＳＯＧ；Spin On Glas
s ）を形成する方法に係り、例えばＧａＡｓ基板上に形
成されるヘムト素子（ＨＥＭＴ；High Electron Mobili
ty Transistor ）のＴ型ゲート電極の形成工程に使用さ
れる。
【０００２】
【従来の技術】図２（ａ）乃至（ｅ）は、ＨＥＭＴのＴ
型のゲート電極を形成するための従来の方法の主要工程
における基板断面構造を示している。まず、図２（ａ）
に示すように、表層部にバッファ・エピタキシャル層、
二次電子供給用エピタキシャル層、キャップ・エピタキ
シャル層が順次形成されたＧａＡｓ基板３１上に、後述
する上部レジストパターン形成のための電子ビームから
下部レジストパターンを保護するためのストッパー層と
なる絶縁膜（例えばＳｉ3 Ｎ4 ）３２を形成する。
型のゲート電極を形成するための従来の方法の主要工程
における基板断面構造を示している。まず、図２（ａ）
に示すように、表層部にバッファ・エピタキシャル層、
二次電子供給用エピタキシャル層、キャップ・エピタキ
シャル層が順次形成されたＧａＡｓ基板３１上に、後述
する上部レジストパターン形成のための電子ビームから
下部レジストパターンを保護するためのストッパー層と
なる絶縁膜（例えばＳｉ3 Ｎ4 ）３２を形成する。
【０００３】この後、ポジティブ型の第１の電子ビーム
レジスト３３を塗布し、ベーキングを行う。次に、上記
レジスト３３に対して、リセスエッチング工程用のエッ
チングマスクとなるパターンを形成するために電子ビー
ム露光を行う。この後、上記電子ビーム露光後のレジス
トを現像し、水洗、乾燥を行い、レジストの一部に超微
細な開口部３４を形成する。
レジスト３３を塗布し、ベーキングを行う。次に、上記
レジスト３３に対して、リセスエッチング工程用のエッ
チングマスクとなるパターンを形成するために電子ビー
ム露光を行う。この後、上記電子ビーム露光後のレジス
トを現像し、水洗、乾燥を行い、レジストの一部に超微
細な開口部３４を形成する。
【０００４】次に、図２（ｂ）に示すように、上記レジ
スト３３をマスクとして、異方性エッチング（例えば反
応性イオンエッチング；ＲＩＥ）により絶縁膜に断面ほ
ぼ垂直形状を有する超微細な開口部３５を形成する。こ
の後、上記レジスト３３および絶縁膜３２の開口部を通
してリン酸系の液を用いてリセスエッチングを行い、基
板表面の一部に溝を形成する。
スト３３をマスクとして、異方性エッチング（例えば反
応性イオンエッチング；ＲＩＥ）により絶縁膜に断面ほ
ぼ垂直形状を有する超微細な開口部３５を形成する。こ
の後、上記レジスト３３および絶縁膜３２の開口部を通
してリン酸系の液を用いてリセスエッチングを行い、基
板表面の一部に溝を形成する。
【０００５】次に、前記レジスト３３を除去した後、図
２（ｃ）に示すように、Ｔ型ゲート電極下部形成用の比
較的高融点を持つ第１の金属配線層（例えばＴｉＷ）３
６を蒸着法により基板上全面に堆積する。
２（ｃ）に示すように、Ｔ型ゲート電極下部形成用の比
較的高融点を持つ第１の金属配線層（例えばＴｉＷ）３
６を蒸着法により基板上全面に堆積する。
【０００６】さらに、その上にリフトオフ用のノボラッ
ク系のポジティブ型の第２の電子ビームレジスト３７を
塗布し、ベーキングを行う。この後、上記第２のレジス
ト３７に対して電子ビームによる露光を行う。
ク系のポジティブ型の第２の電子ビームレジスト３７を
塗布し、ベーキングを行う。この後、上記第２のレジス
ト３７に対して電子ビームによる露光を行う。
【０００７】そして、上記電子ビーム露光後の第２の電
子ビームレジスト３７を現像し、水洗、乾燥を行い、レ
ジスト３７の一部に断面逆テーパ形状を有する比較的大
きな開口部３８を形成する。この後、基板上全面にゲー
ト電極用の第２の金属配線層３９を堆積する。
子ビームレジスト３７を現像し、水洗、乾燥を行い、レ
ジスト３７の一部に断面逆テーパ形状を有する比較的大
きな開口部３８を形成する。この後、基板上全面にゲー
ト電極用の第２の金属配線層３９を堆積する。
【０００８】次に、図２（ｄ）に示すように、上記第２
の金属配線層３９のうちで前記開口部３８の底面に堆積
されている部分（ＨＥＭＴのＴ型ゲート電極の上部電極
となる部分）を残し、前記第２の電子ビームレジスト３
７およびその上の不要な金属配線層３９をリフトオフ法
により除去する。
の金属配線層３９のうちで前記開口部３８の底面に堆積
されている部分（ＨＥＭＴのＴ型ゲート電極の上部電極
となる部分）を残し、前記第２の電子ビームレジスト３
７およびその上の不要な金属配線層３９をリフトオフ法
により除去する。
【０００９】次に、図２（ｅ）に示すように、第１の金
属配線層３６の露出部に対してドライエッチング法によ
りエッチオフし、さらに、前記絶縁膜３２を除去するこ
とにより、Ｔ型ゲート電極Ｇを残す。
属配線層３６の露出部に対してドライエッチング法によ
りエッチオフし、さらに、前記絶縁膜３２を除去するこ
とにより、Ｔ型ゲート電極Ｇを残す。
【００１０】なお、ＳおよびＤは通常の方法で形成され
たＨＥＭＴのソース領域およびドレイン領域である。と
ころで、上記したようなＨＥＭＴの微細なＴ型ゲート電
極の形成方法では、ゲート電極下部形成用の超微細な開
口部を形成する際、レジストをマスクとしてＲＩＥによ
り絶縁膜をエッチングするので、以下に述べるような問
題がある。
たＨＥＭＴのソース領域およびドレイン領域である。と
ころで、上記したようなＨＥＭＴの微細なＴ型ゲート電
極の形成方法では、ゲート電極下部形成用の超微細な開
口部を形成する際、レジストをマスクとしてＲＩＥによ
り絶縁膜をエッチングするので、以下に述べるような問
題がある。
【００１１】（ａ）絶縁膜開口部３５の直下のチャネル
層にＲＩＥによるプラズマダメージが入り、ＨＥＭＴの
電気特性が劣化する。 （ｂ）レジスト開口部３４の寸法と絶縁膜開口部３５の
寸法との間に変換差が生じる。
層にＲＩＥによるプラズマダメージが入り、ＨＥＭＴの
電気特性が劣化する。 （ｂ）レジスト開口部３４の寸法と絶縁膜開口部３５の
寸法との間に変換差が生じる。
【００１２】（ｃ）絶縁膜開口部３５は、寸法が０．１
μｍレベルであり、アスペクト比が高く、抜きパターン
であるので、絶縁膜開口部３５の寸法を正確に測定する
ことが困難である。
μｍレベルであり、アスペクト比が高く、抜きパターン
であるので、絶縁膜開口部３５の寸法を正確に測定する
ことが困難である。
【００１３】また、前記したようなＨＥＭＴのＴ型ゲー
ト電極Ｇの形成方法においては、ゲート電極下部を形成
する際、絶縁膜３２の断面ほぼ垂直形状を有する超微細
な開口部３５に蒸着法でゲート用金属３６を形成するの
で、以下に述べるような問題がある。
ト電極Ｇの形成方法においては、ゲート電極下部を形成
する際、絶縁膜３２の断面ほぼ垂直形状を有する超微細
な開口部３５に蒸着法でゲート用金属３６を形成するの
で、以下に述べるような問題がある。
【００１４】（ａ）ゲート用金属３６が絶縁膜開口部３
５に容易には進入せず、ゲート電極下部に巣４０が発生
する。 （ｂ）Ｔ型ゲート電極Ｇの下部がほぼ垂直形状を有する
ようになり、ＨＥＭＴのソース抵抗が増大し、ＨＥＭＴ
の電気特性が劣化する。
５に容易には進入せず、ゲート電極下部に巣４０が発生
する。 （ｂ）Ｔ型ゲート電極Ｇの下部がほぼ垂直形状を有する
ようになり、ＨＥＭＴのソース抵抗が増大し、ＨＥＭＴ
の電気特性が劣化する。
【００１５】
【発明が解決しようとする課題】上記したように従来の
ＨＥＭＴのＴ型ゲート電極の形成方法は、ＨＥＭＴの電
気特性の劣化をまねくという問題があった。本発明は上
記の問題点を解決すべくなされたもので、ＨＥＭＴのＴ
型ゲート電極の形成に際して適用した場合に高性能のＨ
ＥＭＴを高い歩留り、生産性で製造し得る半導体装置の
製造方法を提供することを目的とする。
ＨＥＭＴのＴ型ゲート電極の形成方法は、ＨＥＭＴの電
気特性の劣化をまねくという問題があった。本発明は上
記の問題点を解決すべくなされたもので、ＨＥＭＴのＴ
型ゲート電極の形成に際して適用した場合に高性能のＨ
ＥＭＴを高い歩留り、生産性で製造し得る半導体装置の
製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に孤立ライン形状のレジストパ
ターンを形成する工程と、上記基板上の全面にスピン・
オン・グラスを塗布した後にベーキングを行う工程と、
この後、前記孤立ライン形状のレジストパターンを除去
することにより前記スピン・オン・グラスに断面がテー
パ形状をした開口部を形成する工程とを具備することを
特徴とする。
造方法は、半導体基板上に孤立ライン形状のレジストパ
ターンを形成する工程と、上記基板上の全面にスピン・
オン・グラスを塗布した後にベーキングを行う工程と、
この後、前記孤立ライン形状のレジストパターンを除去
することにより前記スピン・オン・グラスに断面がテー
パ形状をした開口部を形成する工程とを具備することを
特徴とする。
【００１７】
【作用】ＧａＡｓ基板上に孤立ライン形状のレジストパ
ターンを形成し、プラズマ処理により孤立ライン形状の
レジストパターンの表面のぬれ性を所望通り制御した
後、基板上にＳＯＧを塗布してベーキングを行った後に
孤立ライン形状のレジストパターンを除去することによ
り、ＳＯＧに断面がテーパ形状をした微細な開口部を所
望のテーパ角度を有するように形成することができる。
ターンを形成し、プラズマ処理により孤立ライン形状の
レジストパターンの表面のぬれ性を所望通り制御した
後、基板上にＳＯＧを塗布してベーキングを行った後に
孤立ライン形状のレジストパターンを除去することによ
り、ＳＯＧに断面がテーパ形状をした微細な開口部を所
望のテーパ角度を有するように形成することができる。
【００１８】この製造方法をＨＥＭＴのＴ型ゲート電極
の形成に際して適用する場合、ＳＯＧに下部ゲート電極
用開口部を形成する際にＲＩＥを用いなくて済むので、
開口部直下のチャネル層にＲＩＥによるプラズマダメー
ジが入らなくなり、ＨＥＭＴの電気特性の劣化を防止す
ることができる。
の形成に際して適用する場合、ＳＯＧに下部ゲート電極
用開口部を形成する際にＲＩＥを用いなくて済むので、
開口部直下のチャネル層にＲＩＥによるプラズマダメー
ジが入らなくなり、ＨＥＭＴの電気特性の劣化を防止す
ることができる。
【００１９】また、下部ゲート電極を形成する時のＳＯ
Ｇの開口幅は孤立ライン形状のレジストパターンの寸法
で決まるので、レジストパターンの寸法と下部ゲート電
極の寸法との変換差が生じなくなる。
Ｇの開口幅は孤立ライン形状のレジストパターンの寸法
で決まるので、レジストパターンの寸法と下部ゲート電
極の寸法との変換差が生じなくなる。
【００２０】また、上記ＳＯＧの開口部の断面がテーパ
形状を有するので、ゲート用金属が上記開口部に容易に
進入し、ゲート電極下部に巣が発生しなくなり、しか
も、Ｔ型ゲート電極の下部がテーパ形状を有するように
なり、ＨＥＭＴのソース抵抗の増大を抑制し、ＨＥＭＴ
の電気特性の劣化を防止することができる。
形状を有するので、ゲート用金属が上記開口部に容易に
進入し、ゲート電極下部に巣が発生しなくなり、しか
も、Ｔ型ゲート電極の下部がテーパ形状を有するように
なり、ＨＥＭＴのソース抵抗の増大を抑制し、ＨＥＭＴ
の電気特性の劣化を防止することができる。
【００２１】また、孤立ライン形状のレジストパターン
を残した状態で例えばＳＥＭ（走査型電子顕微鏡）によ
りパターン寸法を測定する際、孤立ライン形状のレジス
トパターンが０．１μｍレベルのゲート長であっても、
従来例のようにレジスト開口部（抜きパターン）を測定
するよりも容易かつ正確に測定することができる。
を残した状態で例えばＳＥＭ（走査型電子顕微鏡）によ
りパターン寸法を測定する際、孤立ライン形状のレジス
トパターンが０．１μｍレベルのゲート長であっても、
従来例のようにレジスト開口部（抜きパターン）を測定
するよりも容易かつ正確に測定することができる。
【００２２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｆ）は、本発明の第１実
施例に係るＨＥＭＴのＴ型ゲート電極の製造方法の主要
工程における基板断面構造を示している。
に説明する。図１（ａ）乃至（ｆ）は、本発明の第１実
施例に係るＨＥＭＴのＴ型ゲート電極の製造方法の主要
工程における基板断面構造を示している。
【００２３】まず、図１（ａ）に示すように、表層部に
バッファ・エピタキシャル層、二次電子供給用エピタキ
シャル層、キャップ・エピタキシャル層が順次形成され
たＧａＡｓ基板１０上に、ネガティブ型の第１の電子ビ
ームレジスト、例えば米国シプレイ製のＳＡＬ−６０１
−ＥＲ７を塗布し、ベーキングを行う。
バッファ・エピタキシャル層、二次電子供給用エピタキ
シャル層、キャップ・エピタキシャル層が順次形成され
たＧａＡｓ基板１０上に、ネガティブ型の第１の電子ビ
ームレジスト、例えば米国シプレイ製のＳＡＬ−６０１
−ＥＲ７を塗布し、ベーキングを行う。
【００２４】この後、ゲート長０．１μｍ、膜厚１μｍ
の孤立ライン形状のレジストパターン１１を形成するた
めに電子ビームによる露光を行う。そして、上記露光後
のレジストを現像し、水洗、乾燥を行い、上記したよう
なゲート長０．１μｍ、膜厚１μｍの孤立ライン形状の
レジストパターン１１を得る。
の孤立ライン形状のレジストパターン１１を形成するた
めに電子ビームによる露光を行う。そして、上記露光後
のレジストを現像し、水洗、乾燥を行い、上記したよう
なゲート長０．１μｍ、膜厚１μｍの孤立ライン形状の
レジストパターン１１を得る。
【００２５】次に、図１（ｂ）に示すように、上記孤立
ライン形状のレジストパターン１１の表面のぬれ性を制
御するためにＯ2 プラズマ（例えば電力１００Ｗ、処理
時間３０秒、Ｏ2 流量２００sccmの条件）により処理す
る。
ライン形状のレジストパターン１１の表面のぬれ性を制
御するためにＯ2 プラズマ（例えば電力１００Ｗ、処理
時間３０秒、Ｏ2 流量２００sccmの条件）により処理す
る。
【００２６】次に、図１（ｃ）に示すように、絶縁膜の
一種であるスピン・オン・グラス（ＳＯＧ）であるＯＣ
Ｄ（東京応化工業製）１２を０．５μｍの膜厚となるよ
うに基板上全面に塗布し、１１０℃で２時間のベーキン
グを行う。
一種であるスピン・オン・グラス（ＳＯＧ）であるＯＣ
Ｄ（東京応化工業製）１２を０．５μｍの膜厚となるよ
うに基板上全面に塗布し、１１０℃で２時間のベーキン
グを行う。
【００２７】この後、Ｏ2 アッシャーにより前記孤立ラ
イン形状のレジストパターン１１を除去することにより
前記ＳＯＧ１２に断面がテーパ形状をした開口部１２ａ
が形成される。
イン形状のレジストパターン１１を除去することにより
前記ＳＯＧ１２に断面がテーパ形状をした開口部１２ａ
が形成される。
【００２８】この開口部１２ａのテーパ角度θは、前述
したＯ2 プラズマによる孤立ライン形状のレジストパタ
ーン１１の表面のぬれ性を制御することにより任意に設
定でき、本例ではほぼ６０度である。
したＯ2 プラズマによる孤立ライン形状のレジストパタ
ーン１１の表面のぬれ性を制御することにより任意に設
定でき、本例ではほぼ６０度である。
【００２９】次に、図１（ｄ）に示すように、基板上全
面に下部ゲート電極用の第１の金属配線層１３として比
較的高融点を持つと例えばＴｉＷを０．１μｍの膜厚と
なるように例えばスパッタ法により堆積する。
面に下部ゲート電極用の第１の金属配線層１３として比
較的高融点を持つと例えばＴｉＷを０．１μｍの膜厚と
なるように例えばスパッタ法により堆積する。
【００３０】そして、上記ＴｉＷ１３上に、ポジティブ
型の第２の電子ビームレジスト１４、例えば東京応化工
業製のＯＥＢＲ−２０００を０．６μｍの膜厚となるよ
うに塗布し、ベーキングを行う。
型の第２の電子ビームレジスト１４、例えば東京応化工
業製のＯＥＢＲ−２０００を０．６μｍの膜厚となるよ
うに塗布し、ベーキングを行う。
【００３１】この後、その一部に前記ＳＯＧの開口部１
２ａより大きい開口幅（例えばゲート長０．５μｍ）を
有すると共に断面が逆テーパ形状（オーバーハング形
状）を有する開口部１４ａを形成するために電子ビーム
による露光を行う。そして、上記露光後のレジストを現
像し、水洗、乾燥を行い、上記したようなゲート長０．
５μｍの開口部１４ａを得る。この後、基板上全面に上
部ゲート電極用の第２の金属配線層１５として例えばＴ
ｉ、Ａｕの順に０．５μｍの膜厚となるように例えば蒸
着法により形成する。
２ａより大きい開口幅（例えばゲート長０．５μｍ）を
有すると共に断面が逆テーパ形状（オーバーハング形
状）を有する開口部１４ａを形成するために電子ビーム
による露光を行う。そして、上記露光後のレジストを現
像し、水洗、乾燥を行い、上記したようなゲート長０．
５μｍの開口部１４ａを得る。この後、基板上全面に上
部ゲート電極用の第２の金属配線層１５として例えばＴ
ｉ、Ａｕの順に０．５μｍの膜厚となるように例えば蒸
着法により形成する。
【００３２】次に、図１（ｅ）に示すように、前記ＳＯ
Ｇの開口部１２ａに形成されている第２の金属配線層１
５部分を残し、不要な第２の金属配線層１５およびその
下側の第２の電子ビームレジスト１４を有機溶剤を用い
たリフトオフ法により除去する。
Ｇの開口部１２ａに形成されている第２の金属配線層１
５部分を残し、不要な第２の金属配線層１５およびその
下側の第２の電子ビームレジスト１４を有機溶剤を用い
たリフトオフ法により除去する。
【００３３】次に、図１（ｆ）に示すように、上記残し
た第２の金属配線層１５部分をマスクとしてＲＩＥによ
り、上記第２の金属配線層１５部分の下側に形成されて
いるＴｉＷ１３を残して不要なＴｉＷを除去し、さら
に、下側の前記ＳＯＧ１２をＮＨ4 Ｆ液を用いて除去す
ることにより、微細なＴ型ゲート電極Ｇを得る。
た第２の金属配線層１５部分をマスクとしてＲＩＥによ
り、上記第２の金属配線層１５部分の下側に形成されて
いるＴｉＷ１３を残して不要なＴｉＷを除去し、さら
に、下側の前記ＳＯＧ１２をＮＨ4 Ｆ液を用いて除去す
ることにより、微細なＴ型ゲート電極Ｇを得る。
【００３４】なお、ＳおよびＤは通常の方法で形成され
たＨＥＭＴのソース領域およびドレイン領域である。上
記第１実施例の製造方法においては、ＧａＡｓ基板１０
上に孤立ライン形状のレジストパターン１１を形成し、
Ｏ2 プラズマ処理により上記孤立ライン形状のレジスト
パターン１１の表面のぬれ性を所望通り制御した後、基
板１０上にＳＯＧ１２を塗布してベーキングを行った後
に上記孤立ライン形状のレジストパターン１１を除去す
ることにより、上記ＳＯＧ１２に断面がテーパ形状をし
た微細な開口部１２ａを所望のテーパ角度を有するよう
に形成することができる。
たＨＥＭＴのソース領域およびドレイン領域である。上
記第１実施例の製造方法においては、ＧａＡｓ基板１０
上に孤立ライン形状のレジストパターン１１を形成し、
Ｏ2 プラズマ処理により上記孤立ライン形状のレジスト
パターン１１の表面のぬれ性を所望通り制御した後、基
板１０上にＳＯＧ１２を塗布してベーキングを行った後
に上記孤立ライン形状のレジストパターン１１を除去す
ることにより、上記ＳＯＧ１２に断面がテーパ形状をし
た微細な開口部１２ａを所望のテーパ角度を有するよう
に形成することができる。
【００３５】この製造方法をＨＥＭＴのＴ型ゲート電極
の形成に際して適用する場合、上記したように開口部１
２ａを有するＳＯＧ１２上に下部ゲート電極用の第１の
金属配線層１３を形成した後、レジスト１４を塗布し、
逆テーパ形状の比較的大きな開口部１４ａを形成する。
そして、上部ゲート電極用の第２の金属配線層１５を形
成した後、ＨＥＭＴのＴ型ゲート電極の上部電極となる
部分を残し、不要な第２の金属配線層１５およびその下
側の第２の電子ビームレジスト１４を除去した後、上記
電極部分をマスクとしてＲＩＥにより不要な第１の金属
配線層１３およびその下側の前記ＳＯＧ１２を除去する
ことにより、下部ゲート電極がテーパ形状を有する微細
なＴ型ゲート電極Ｇを得る。
の形成に際して適用する場合、上記したように開口部１
２ａを有するＳＯＧ１２上に下部ゲート電極用の第１の
金属配線層１３を形成した後、レジスト１４を塗布し、
逆テーパ形状の比較的大きな開口部１４ａを形成する。
そして、上部ゲート電極用の第２の金属配線層１５を形
成した後、ＨＥＭＴのＴ型ゲート電極の上部電極となる
部分を残し、不要な第２の金属配線層１５およびその下
側の第２の電子ビームレジスト１４を除去した後、上記
電極部分をマスクとしてＲＩＥにより不要な第１の金属
配線層１３およびその下側の前記ＳＯＧ１２を除去する
ことにより、下部ゲート電極がテーパ形状を有する微細
なＴ型ゲート電極Ｇを得る。
【００３６】上記したような製造方法によれば、ＳＯＧ
１２にＨＥＭＴのＴ型ゲート電極の下部ゲート電極用開
口部１２ａを形成する際にＲＩＥを用いなくて済むの
で、開口部１２ａ直下のチャネル層にＲＩＥによるプラ
ズマダメージが入らなくなり、ＨＥＭＴの電気特性の劣
化を防止することができる。
１２にＨＥＭＴのＴ型ゲート電極の下部ゲート電極用開
口部１２ａを形成する際にＲＩＥを用いなくて済むの
で、開口部１２ａ直下のチャネル層にＲＩＥによるプラ
ズマダメージが入らなくなり、ＨＥＭＴの電気特性の劣
化を防止することができる。
【００３７】また、下部ゲート電極を形成する時のＳＯ
Ｇ１２の開口幅は孤立ライン形状のレジストパターン１
１の寸法で決まるので、レジストパターン１１の寸法と
下部ゲート電極の寸法との変換差が生じなくなる。
Ｇ１２の開口幅は孤立ライン形状のレジストパターン１
１の寸法で決まるので、レジストパターン１１の寸法と
下部ゲート電極の寸法との変換差が生じなくなる。
【００３８】また、上記ＳＯＧ１２の開口部１２ａの断
面がテーパ形状を有するので、ゲート用金属１３が上記
開口部１２ａに容易に進入し、ゲート電極下部に巣が発
生しなくなり、しかも、Ｔ型ゲート電極Ｇの下部がテー
パ形状を有するようになり、ＨＥＭＴのソース抵抗の増
大を抑制し、ＨＥＭＴの電気特性の劣化を防止すること
ができる。
面がテーパ形状を有するので、ゲート用金属１３が上記
開口部１２ａに容易に進入し、ゲート電極下部に巣が発
生しなくなり、しかも、Ｔ型ゲート電極Ｇの下部がテー
パ形状を有するようになり、ＨＥＭＴのソース抵抗の増
大を抑制し、ＨＥＭＴの電気特性の劣化を防止すること
ができる。
【００３９】また、孤立ライン形状のレジストパターン
１１を残した状態で例えばＳＥＭ（走査型電子顕微鏡）
によりパターン寸法を測定する際、孤立ライン形状のレ
ジストパターン１１が０．１μｍレベルのゲート長であ
っても、従来例のようにレジスト開口部（抜きパター
ン）を測定するよりも容易かつ正確に測定することがで
きる。従って、高性能のＨＥＭＴを高い歩留り、生産性
で製造することができる。
１１を残した状態で例えばＳＥＭ（走査型電子顕微鏡）
によりパターン寸法を測定する際、孤立ライン形状のレ
ジストパターン１１が０．１μｍレベルのゲート長であ
っても、従来例のようにレジスト開口部（抜きパター
ン）を測定するよりも容易かつ正確に測定することがで
きる。従って、高性能のＨＥＭＴを高い歩留り、生産性
で製造することができる。
【００４０】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、ＨＥＭＴのＴ型ゲート電極の形成に際
して適用した場合に高性能のＨＥＭＴを高い歩留り、生
産性で製造することができる。
造方法によれば、ＨＥＭＴのＴ型ゲート電極の形成に際
して適用した場合に高性能のＨＥＭＴを高い歩留り、生
産性で製造することができる。
【図１】本発明の第１実施例に係るＨＥＭＴのＴ型ゲー
ト電極の製造方法の主要工程における基板構造を示す断
面図。
ト電極の製造方法の主要工程における基板構造を示す断
面図。
【図２】従来のＨＥＭＴのＴ型ゲート電極の製造方法の
一例の主要工程における基板構造を示す断面図。
一例の主要工程における基板構造を示す断面図。
１０…ＧａＡｓ基板、１１…孤立ライン形状のレジスト
パターン、１２…ＳＯＧ、１２ａ…ＳＯＧの開口部、１
３…第１の金属配線層、１４…第２の電子ビームレジス
ト、１４ａ…第２の電子ビームレジストの開口部、１５
…第２の金属配線層、Ｇ…ＨＥＭＴのＴ型ゲート電極、
Ｓ…ＨＥＭＴのソース領域、Ｄ…ＨＥＭＴのドレイン領
域。
パターン、１２…ＳＯＧ、１２ａ…ＳＯＧの開口部、１
３…第１の金属配線層、１４…第２の電子ビームレジス
ト、１４ａ…第２の電子ビームレジストの開口部、１５
…第２の金属配線層、Ｇ…ＨＥＭＴのＴ型ゲート電極、
Ｓ…ＨＥＭＴのソース領域、Ｄ…ＨＥＭＴのドレイン領
域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｈ
Claims (3)
- 【請求項１】 半導体基板上に孤立ライン形状のレジス
トパターンを形成する工程と、上記基板上の全面にスピ
ン・オン・グラスを塗布した後にベーキングを行う工程
と、この後、前記孤立ライン形状のレジストパターンを
除去することにより前記スピン・オン・グラスに断面が
テーパ形状をした開口部を形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記孤立ライン形状のレジストパターンを形成
した後、上記孤立ライン形状のレジストパターンの表面
のぬれ性を制御するためにプラズマ処理を施すことを特
徴とする半導体装置の製造方法。 - 【請求項３】 ＧａＡｓ基板上にネガティブ型の第１の
電子ビームレジストを塗布してベーキングを行った後、
孤立ライン形状のレジストパターンを形成するために電
子ビームによる露光を行う工程と、上記露光後のレジス
トを現像し、前記孤立ライン形状のレジストパターンを
得る工程と、上記孤立ライン形状のレジストパターンの
表面のぬれ性を制御するためにプラズマ処理を行う工程
と、この後、前記基板上全面にスピン・オン・グラスを
塗布し、ベーキングを行う工程と、この後、前記孤立ラ
イン形状のレジストパターンを除去することにより前記
ＳＯＧに断面がテーパ形状をした開口部を成する工程
と、この後、前記基板上全面にＨＥＭＴのＴ型ゲート電
極の下部電極用の第１の金属配線層を形成する工程と、
この後、上記第１の金属配線層上にポジティブ型の第２
の電子ビームレジストを塗布し、その一部に前記ＳＯＧ
の開口部より大きい開口幅を有すると共に断面が逆テー
パ形状を有する開口部を形成する工程と、この後、前記
基板上全面にＨＥＭＴのＴ型ゲート電極の上部電極用の
第２の金属配線層を形成する工程と、この後、前記第２
の電子ビームレジストとこの第２の電子ビームレジスト
上の前記第２の金属配線層部分とを除去する工程と、こ
の後、上記第２の金属配線層をマスクとして異方性エッ
チングにより上記第２の金属配線層の下側に形成されて
いる第１の金属配線層を残して不要な第１の金属配線層
を除去し、さらに、その下側の前記ＳＯＧを除去する工
程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065595A JPH08203926A (ja) | 1995-01-26 | 1995-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065595A JPH08203926A (ja) | 1995-01-26 | 1995-01-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203926A true JPH08203926A (ja) | 1996-08-09 |
Family
ID=11756247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065595A Pending JPH08203926A (ja) | 1995-01-26 | 1995-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203926A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051454A (en) * | 1997-09-11 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN105047548A (zh) * | 2015-06-13 | 2015-11-11 | 复旦大学 | 一种电子束曝光制备10纳米t型栅的方法 |
| JP2016157960A (ja) * | 2006-11-14 | 2016-09-01 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 高電子移動度トランジスタ半導体デバイスおよびその製造方法 |
-
1995
- 1995-01-26 JP JP1065595A patent/JPH08203926A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051454A (en) * | 1997-09-11 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2016157960A (ja) * | 2006-11-14 | 2016-09-01 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 高電子移動度トランジスタ半導体デバイスおよびその製造方法 |
| CN105047548A (zh) * | 2015-06-13 | 2015-11-11 | 复旦大学 | 一种电子束曝光制备10纳米t型栅的方法 |
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