JP2780704B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細電極の形成方法に関する。
法に関し、特に微細電極の形成方法に関する。
【０００２】
【従来の技術】従来、低雑音特性の優れたＦＥＴとして
衛星放送受信用パラボラ・アンテナ等に使用されてきた
ＨＪ ＦＥＴ（Ｈｅｔｒｏ Ｊｕｎｃｔｉｏｎ Ｆｉｅ
ｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、さらな
る低雑音特性を市場から要求されており、この低雑音化
に関する各種研究が鋭意進められている。
衛星放送受信用パラボラ・アンテナ等に使用されてきた
ＨＪ ＦＥＴ（Ｈｅｔｒｏ Ｊｕｎｃｔｉｏｎ Ｆｉｅ
ｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、さらな
る低雑音特性を市場から要求されており、この低雑音化
に関する各種研究が鋭意進められている。
【０００３】一般に、マイクロ波帯以上の周波数帯域の
高周波でのＦＥＴの雑音特性を向上させるためには、ゲ
ート長の低減が有効である。しかし、ゲート長の短縮に
より必然的に、ゲートの断面積が狭くなり、ゲート部に
おける高周波進行方向への寄生抵抗（「ゲート抵抗」と
いう）が増大する。
高周波でのＦＥＴの雑音特性を向上させるためには、ゲ
ート長の低減が有効である。しかし、ゲート長の短縮に
より必然的に、ゲートの断面積が狭くなり、ゲート部に
おける高周波進行方向への寄生抵抗（「ゲート抵抗」と
いう）が増大する。
【０００４】このゲート抵抗の増大は、ＦＥＴの高周波
信号利得の低下をもたらすため、ゲート電極の断面構造
をＴ字型としてなるＴ型ゲート構造が、ゲート長の短縮
とゲート抵抗の低減とを同時に満足する手法として採用
されている。
信号利得の低下をもたらすため、ゲート電極の断面構造
をＴ字型としてなるＴ型ゲート構造が、ゲート長の短縮
とゲート抵抗の低減とを同時に満足する手法として採用
されている。
【０００５】従って、現在はＴ型ゲート構造を維持しな
がら、いかにしてゲート長を短縮するかが、低雑音ＨＪ
ＦＥＴの特性向上の課題となっている。現在、ゲート
長０．０７μｍのＴ型ゲートを形成するプロセスが開発
されており、以下では従来技術の例として、このプロセ
スを紹介する。
がら、いかにしてゲート長を短縮するかが、低雑音ＨＪ
ＦＥＴの特性向上の課題となっている。現在、ゲート
長０．０７μｍのＴ型ゲートを形成するプロセスが開発
されており、以下では従来技術の例として、このプロセ
スを紹介する。
【０００６】図７及び図８は、ゲート長０．０７μｍを
達成したＴ型ゲートの形成方法を説明するための工程図
である。なお、図７及び図８は、単に図面作成の都合で
分図されたものである。
達成したＴ型ゲートの形成方法を説明するための工程図
である。なお、図７及び図８は、単に図面作成の都合で
分図されたものである。
【０００７】まず、図７（ａ）を参照して、ＧａＡｓ基
板１上に、２酸化シリコン（ＳｉＯ2）又は窒化シリコ
ン（Ｓｉ3Ｎ4）等の表面絶縁膜２を形成している。
板１上に、２酸化シリコン（ＳｉＯ2）又は窒化シリコ
ン（Ｓｉ3Ｎ4）等の表面絶縁膜２を形成している。
【０００８】次に、図７（ｂ）を参照して、表面絶縁膜
２上に電子線（ＥＢ）露光用レジスト３を形成し、ゲー
ト電極形成部に電子線露光し、現像することで、長さ
０．１μｍのＥＢレジスト開孔部４を開孔する。
２上に電子線（ＥＢ）露光用レジスト３を形成し、ゲー
ト電極形成部に電子線露光し、現像することで、長さ
０．１μｍのＥＢレジスト開孔部４を開孔する。
【０００９】次に、図７（ｃ）を参照して、ＥＢレジス
ト３上全面に紫外線露光（ＵＶ）レジスト５を形成して
いる。この際、現像後のＥＢレジスト３とＵＶレジスト
５の界面では化学反応が生じ、ＥＢレジスト３、ＵＶレ
ジスト５とは組成の異なる混合層６が形成される。混合
層６の厚さは約０．０１５μｍ程度とされる。
ト３上全面に紫外線露光（ＵＶ）レジスト５を形成して
いる。この際、現像後のＥＢレジスト３とＵＶレジスト
５の界面では化学反応が生じ、ＥＢレジスト３、ＵＶレ
ジスト５とは組成の異なる混合層６が形成される。混合
層６の厚さは約０．０１５μｍ程度とされる。
【００１０】図７（ｄ）では、従来のイメージリバース
法でＵＶレジスト５を現像し、Ｔ型ゲート開孔部７を開
孔している。イメージリバース法では、まずＴ型ゲート
形成予定部分以外だけにＵＶ光を１次露光する。ＵＶレ
ジスト５にポジ型レジストを使用すれば、ＵＶ光の１次
露光された部分、すなわちＴ型ゲート形成予定以外のレ
ジストは、光化学反応により現像液（アルカリ液）に可
溶な状態になっている。その後、ＵＶレジスト５全面に
アンモニア（ＮＨ3）気体を散布する。ＮＨ3気体はＵＶ
レジスト５中の１次ＵＶ照射部分のみと選択的に化学反
応を生じ、１次ＵＶ光照射部分はＵＶ光に無反応な状態
に変質し、しかも現像液（アルカリ液）にも溶解しなく
なる。
法でＵＶレジスト５を現像し、Ｔ型ゲート開孔部７を開
孔している。イメージリバース法では、まずＴ型ゲート
形成予定部分以外だけにＵＶ光を１次露光する。ＵＶレ
ジスト５にポジ型レジストを使用すれば、ＵＶ光の１次
露光された部分、すなわちＴ型ゲート形成予定以外のレ
ジストは、光化学反応により現像液（アルカリ液）に可
溶な状態になっている。その後、ＵＶレジスト５全面に
アンモニア（ＮＨ3）気体を散布する。ＮＨ3気体はＵＶ
レジスト５中の１次ＵＶ照射部分のみと選択的に化学反
応を生じ、１次ＵＶ光照射部分はＵＶ光に無反応な状態
に変質し、しかも現像液（アルカリ液）にも溶解しなく
なる。
【００１１】ＮＨ3気体は１次ＵＶ光照射部分の表面か
ら化学反応を開始し、レジストの深さ方向に従って反応
を進行させてゆくため、深さ方向にゆくにつれてその範
囲は狭くなる。
ら化学反応を開始し、レジストの深さ方向に従って反応
を進行させてゆくため、深さ方向にゆくにつれてその範
囲は狭くなる。
【００１２】次に、２次ＵＶ露光として、ＵＶレジスト
５全面にＵＶ光を照射する。今度は、１次ＵＶ露光でＵ
Ｖ照射されなかった部分、すなわちＴ型ゲート形成予定
部分がＵＶ光照射により化学反応を生じ、現像液に可溶
となる。その他の部分はＮＨ3処理によりＵＶ光とは無
反応となっており、現像液には溶解しない。
５全面にＵＶ光を照射する。今度は、１次ＵＶ露光でＵ
Ｖ照射されなかった部分、すなわちＴ型ゲート形成予定
部分がＵＶ光照射により化学反応を生じ、現像液に可溶
となる。その他の部分はＮＨ3処理によりＵＶ光とは無
反応となっており、現像液には溶解しない。
【００１３】この状態で現像を実施すれば、Ｔ型ゲート
形成予定部分のみが現像液に溶解し、パターニングが完
成する。残ったＵＶレジスト５はＮＨ3との反応が表面
から進行したため、深さ方向に従ってその範囲は狭くな
り、結果として、その断面形状は、図７（ｄ）に示すよ
うに、逆テーパー形状となる。
形成予定部分のみが現像液に溶解し、パターニングが完
成する。残ったＵＶレジスト５はＮＨ3との反応が表面
から進行したため、深さ方向に従ってその範囲は狭くな
り、結果として、その断面形状は、図７（ｄ）に示すよ
うに、逆テーパー形状となる。
【００１４】また、混合層６は現像液に溶解しない組成
となっているため、そのまま残るが、特に、表面絶縁膜
を開孔した部分８は、サイドウォールとして混合層６が
残っているため、その開孔幅は、ＥＢレジストを用いて
開孔した時（０．１μｍ）よりも、サイドウォールの分
だけ、狭くなっている。
となっているため、そのまま残るが、特に、表面絶縁膜
を開孔した部分８は、サイドウォールとして混合層６が
残っているため、その開孔幅は、ＥＢレジストを用いて
開孔した時（０．１μｍ）よりも、サイドウォールの分
だけ、狭くなっている。
【００１５】混合層６の厚さは約０．０１５μｍである
ことから、最終の表面絶縁膜開孔部８の幅は、約０．０
７μｍ程度と微細化される。
ことから、最終の表面絶縁膜開孔部８の幅は、約０．０
７μｍ程度と微細化される。
【００１６】次に、図８（ｅ）を参照して、通常のドラ
イエッチング法を用いて表面絶縁膜２を開孔し、さらに
ＧａＡｓ基板１を追加エッチングして、基板１にリセス
９を形成する。このリセス９は、ゲート電極直下の表面
空乏層の影響の軽減に役立つ。そして、この一連のドラ
イエッチングのマスクには、混合層６を利用している。
イエッチング法を用いて表面絶縁膜２を開孔し、さらに
ＧａＡｓ基板１を追加エッチングして、基板１にリセス
９を形成する。このリセス９は、ゲート電極直下の表面
空乏層の影響の軽減に役立つ。そして、この一連のドラ
イエッチングのマスクには、混合層６を利用している。
【００１７】次に、図８（ｆ）に示すように、方向性ス
パッタリングを用いて、全面にタングステンシリサイド
（ＷＳｉ）等のゲート金属１０を形成する。その際、Ｕ
Ｖレジスト５の開孔部の側壁は逆テーパー形状となって
いるため、ゲート電極金属１０の断面形状は、逆に、順
テーパーを示す。ゲート電極金属１０の断面が順テーパ
ーとなっていると、後工程の層間絶縁膜の平坦化が容易
となる。
パッタリングを用いて、全面にタングステンシリサイド
（ＷＳｉ）等のゲート金属１０を形成する。その際、Ｕ
Ｖレジスト５の開孔部の側壁は逆テーパー形状となって
いるため、ゲート電極金属１０の断面形状は、逆に、順
テーパーを示す。ゲート電極金属１０の断面が順テーパ
ーとなっていると、後工程の層間絶縁膜の平坦化が容易
となる。
【００１８】そして最後に、ＥＢレジスト３、混合層
６、ＵＶレジスト５をリストオフ法で除去すると、図８
（ｇ）に示すようなＴ字型構造を持ち、ゲート長が約
０．０７μｍのゲート電極金属１０が形成される。
６、ＵＶレジスト５をリストオフ法で除去すると、図８
（ｇ）に示すようなＴ字型構造を持ち、ゲート長が約
０．０７μｍのゲート電極金属１０が形成される。
【００１９】この従来技術の特徴は、工程中で形成され
るＥＢレジスト３とＵＶレジスト５の混合層６を、ゲー
ト開孔部のサイドウォールとして積極的に利用し、ゲー
ト長の更なる微細化を実現したことにある。
るＥＢレジスト３とＵＶレジスト５の混合層６を、ゲー
ト開孔部のサイドウォールとして積極的に利用し、ゲー
ト長の更なる微細化を実現したことにある。
【００２０】上記した従来技術を利用したＴ字型ゲート
形成方法としては、例えば、特開平７−３３５６６９
号公報、特開平７−３３５６６７号公報、特開平８
−３１８４４号公報、等に、その関連技術が記載されて
いる。
形成方法としては、例えば、特開平７−３３５６６９
号公報、特開平７−３３５６６７号公報、特開平８
−３１８４４号公報、等に、その関連技術が記載されて
いる。
【００２１】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。
た従来技術は下記記載の問題点を有している。
【００２２】その第１の問題点は、以下に説明する理由
で、ゲート長が０．０７μｍ程度までにしか微細化でき
ないことにある。
で、ゲート長が０．０７μｍ程度までにしか微細化でき
ないことにある。
【００２３】すなわち、上記従来技術においては、ＥＢ
レジストとＵＶレジストの混合層の厚みが最大でも０．
０１５μｍ程度にしかならず、さらに表面絶縁膜のエッ
チング、ＧａＡｓ基板１のリセス９形成用のエッチング
時に、混合層も少なからずエッチングされて、ゲート長
が設計よりも大きくなってしまい、このため、ゲート長
は０．０７μｍ程度が限度とされている。
レジストとＵＶレジストの混合層の厚みが最大でも０．
０１５μｍ程度にしかならず、さらに表面絶縁膜のエッ
チング、ＧａＡｓ基板１のリセス９形成用のエッチング
時に、混合層も少なからずエッチングされて、ゲート長
が設計よりも大きくなってしまい、このため、ゲート長
は０．０７μｍ程度が限度とされている。
【００２４】次に、上記従来技術の第２の問題点は、形
成したゲート電極のゲート長の制御性、工程能力が低
く、量産時の特性ばらつき、及び歩留りの低下が予想さ
れることである。
成したゲート電極のゲート長の制御性、工程能力が低
く、量産時の特性ばらつき、及び歩留りの低下が予想さ
れることである。
【００２５】すなわち、上記従来技術においては、混合
層の厚み、組成等が均一、かつ再現性良く形成できな
い、ことによる。これは、混合層の形成が、ＥＢレジス
トとＵＶレジストの化学反応という、数多くの因子に影
響を受けるプロセスに依存している、ためである。
層の厚み、組成等が均一、かつ再現性良く形成できな
い、ことによる。これは、混合層の形成が、ＥＢレジス
トとＵＶレジストの化学反応という、数多くの因子に影
響を受けるプロセスに依存している、ためである。
【００２６】したがって、本発明は、上記従来技術の問
題点を解消するためになされたものであって、その目的
は、好ましくは０．０５μｍ程度のゲート長を持つＴ字
型ゲート電極を、均一かつ再現性良く形成する製造方法
を提供することにある。
題点を解消するためになされたものであって、その目的
は、好ましくは０．０５μｍ程度のゲート長を持つＴ字
型ゲート電極を、均一かつ再現性良く形成する製造方法
を提供することにある。
【００２７】
【課題を解決するための手段】前記目的を達成するた
め、本発明のゲート電極形成方法は、電極形成のマスク
として、無機系絶縁膜とＥＢレジストとの２層膜を用い
る。
め、本発明のゲート電極形成方法は、電極形成のマスク
として、無機系絶縁膜とＥＢレジストとの２層膜を用い
る。
【００２８】本発明においては、電極形成のマスクとし
て用いられる無機系絶縁膜は、プラズマエッチングでの
エッチング速度の異なる２成分以上で構成され、その組
成比は以下のように構成される。
て用いられる無機系絶縁膜は、プラズマエッチングでの
エッチング速度の異なる２成分以上で構成され、その組
成比は以下のように構成される。
【００２９】すなわち本発明においては、上記無機系絶
縁膜中の各成分の組成比が、プラズマエッチングでのエ
ッチング速度の大きい成分の組成比を表面側で大とし、
半導体基板方向に向ってその組成比が徐々に小となるよ
うに制御しながら膜成長することを特徴とする。
縁膜中の各成分の組成比が、プラズマエッチングでのエ
ッチング速度の大きい成分の組成比を表面側で大とし、
半導体基板方向に向ってその組成比が徐々に小となるよ
うに制御しながら膜成長することを特徴とする。
【００３０】本発明においては、電極形成のマスクとし
て、化学気相成長法で形成した異なる２成分の組成を持
つ絶縁膜を使用し、該絶縁膜は、これを構成する２成分
の組成比が膜表面からＧａＡｓ基板方向に向って徐々に
変化するように調整して形成され、絶縁膜を構成する２
成分はそれぞれプラズマエッチングにおけるエッチング
速度が大きく異なるものを選択する。
て、化学気相成長法で形成した異なる２成分の組成を持
つ絶縁膜を使用し、該絶縁膜は、これを構成する２成分
の組成比が膜表面からＧａＡｓ基板方向に向って徐々に
変化するように調整して形成され、絶縁膜を構成する２
成分はそれぞれプラズマエッチングにおけるエッチング
速度が大きく異なるものを選択する。
【００３１】
【発明の実施の形態】本発明の好ましい実施の形態と、
具体例を例示した実施例とを以下に順次説明する。
具体例を例示した実施例とを以下に順次説明する。
【００３２】本発明は、その好ましい実施の形態におい
て、ゲート電極（開孔）形成のマスクとする絶縁膜とし
ては、化学気相成長法で形成した異なる２成分で構成さ
れる絶縁膜を使用し、その２成分はそれぞれ等方性エッ
チングでのエッチング速度の異なるものを選択し、エッ
チング速度の大きい成分の組成を絶縁膜表面側で多くと
り、半導体基板方向に向かってその組成比が徐々に少な
くなるように、化学気相成長法で制御しながら形成す
る。
て、ゲート電極（開孔）形成のマスクとする絶縁膜とし
ては、化学気相成長法で形成した異なる２成分で構成さ
れる絶縁膜を使用し、その２成分はそれぞれ等方性エッ
チングでのエッチング速度の異なるものを選択し、エッ
チング速度の大きい成分の組成を絶縁膜表面側で多くと
り、半導体基板方向に向かってその組成比が徐々に少な
くなるように、化学気相成長法で制御しながら形成す
る。
【００３３】この絶縁膜表面にＥＢレジストを形成し、
ＥＢ露光にて好ましくは０．１μｍのレジスト開孔部
（開口部ともいう）を設ける。
ＥＢ露光にて好ましくは０．１μｍのレジスト開孔部
（開口部ともいう）を設ける。
【００３４】次に、ＥＢレジストをマスクとして絶縁膜
を等方性エッチングでエッチングすると、絶縁膜表面側
ではサイドエッチング量が大きく、半導体基板方向にゆ
くに従ってサイドエッチ量は少なくなり、その結果、絶
縁膜開口部の側断面形状は、順テーパーとなり、このた
め、ゲート電極用開孔幅は、ＥＢレジスト開孔幅よりも
狭く微細化され、好ましくは０．０５μｍのゲート長を
持つゲート電極を形成することができる。
を等方性エッチングでエッチングすると、絶縁膜表面側
ではサイドエッチング量が大きく、半導体基板方向にゆ
くに従ってサイドエッチ量は少なくなり、その結果、絶
縁膜開口部の側断面形状は、順テーパーとなり、このた
め、ゲート電極用開孔幅は、ＥＢレジスト開孔幅よりも
狭く微細化され、好ましくは０．０５μｍのゲート長を
持つゲート電極を形成することができる。
【００３５】本発明の実施例について図面を参照して説
明する。図１及び図２は、本発明の一実施例に係る製造
方法を工程順に説明するための断面図であり、Ｔ字型電
極の形成方法を説明するための図である。なお、図１及
び図２は、単に図面作成の都合で分図されたものであ
る。
明する。図１及び図２は、本発明の一実施例に係る製造
方法を工程順に説明するための断面図であり、Ｔ字型電
極の形成方法を説明するための図である。なお、図１及
び図２は、単に図面作成の都合で分図されたものであ
る。
【００３６】図１（ａ）を参照して、ＧａＡｓ基板１上
に窒化シリコン（Ｓｉ3Ｎ4）膜１１と２酸化シリコン
（ＳｉＯ2）膜１２を低温化学気相成長法にてそれぞれ
堆積する。さらに、ＳｉＯ2膜１２上に低温化学気相成
長法でケイリン酸ガラス膜（以下「ＰＳＧ膜」という。
ＰＳＧ＝Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）１３を成長している。
に窒化シリコン（Ｓｉ3Ｎ4）膜１１と２酸化シリコン
（ＳｉＯ2）膜１２を低温化学気相成長法にてそれぞれ
堆積する。さらに、ＳｉＯ2膜１２上に低温化学気相成
長法でケイリン酸ガラス膜（以下「ＰＳＧ膜」という。
ＰＳＧ＝Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）１３を成長している。
【００３７】各絶縁膜の膜厚としては、Ｓｉ3Ｎ4膜１１
が約０．０５μｍ、ＳｉＯ2膜１２が約０．１μｍ、Ｐ
ＳＧ膜１３が約１．０μｍ程度とされる。
が約０．０５μｍ、ＳｉＯ2膜１２が約０．１μｍ、Ｐ
ＳＧ膜１３が約１．０μｍ程度とされる。
【００３８】ＰＳＧ膜１３は、２酸化シリコン（ＳｉＯ
2）とリン酸（Ｐ2Ｏ5）の非晶質混合物で、リン酸のモ
ル組成比をｘとすれば、（Ｐ2Ｏ5）x（ＳｉＯ2）1-xと
いう組成式で表すことができる。
2）とリン酸（Ｐ2Ｏ5）の非晶質混合物で、リン酸のモ
ル組成比をｘとすれば、（Ｐ2Ｏ5）x（ＳｉＯ2）1-xと
いう組成式で表すことができる。
【００３９】本実施例では、リン酸（Ｐ2Ｏ5）のモル組
成比ｘをＳｉＯ2膜１２の界面からＰＳＧ膜１３の表面
に向って、単調増加させることを特徴としている。
成比ｘをＳｉＯ2膜１２の界面からＰＳＧ膜１３の表面
に向って、単調増加させることを特徴としている。
【００４０】実際の具体例としては、ＰＳＧ膜１３の成
長開始時点では、モル組成比をｘ＝０．０４とし、成長
終了時点ではｘ＝０．０８となるように、直線的にモル
組成比ｘを変化させる。ＳｉＯ2膜１２との界面（成長
開始点）を原点として、ＰＳＧ膜１３の成長方向に向っ
て変化するモル組成比ｘをプロットしてグラフにする
と、図３に示すようなものとなる（ＰＳＧ膜の成長終了
点である膜厚１μｍでリン酸モル組成比ｘ＝０．８）。
なお、ＰＳＧ膜１３中におけるリン酸モル組成比ｘの制
御は、化学気相成長でのリン（Ｐ）ソース供給量の時間
制御によって行う。
長開始時点では、モル組成比をｘ＝０．０４とし、成長
終了時点ではｘ＝０．０８となるように、直線的にモル
組成比ｘを変化させる。ＳｉＯ2膜１２との界面（成長
開始点）を原点として、ＰＳＧ膜１３の成長方向に向っ
て変化するモル組成比ｘをプロットしてグラフにする
と、図３に示すようなものとなる（ＰＳＧ膜の成長終了
点である膜厚１μｍでリン酸モル組成比ｘ＝０．８）。
なお、ＰＳＧ膜１３中におけるリン酸モル組成比ｘの制
御は、化学気相成長でのリン（Ｐ）ソース供給量の時間
制御によって行う。
【００４１】低温常圧化学気相成長法によるＰＳＧ膜１
３の膜堆積においては、反応気体としてモノシラン（Ｓ
ｉＨ4）、酸素（Ｏ2）及びリンソースとしてのホスフィ
ン（ＰＨ3）を用いる。その際、３００℃程度の温度
で、この混合気体が相互反応を生じると、下記（１）の
化学反応が起き、これによりＰＳＧ膜１３が形成され
る。
３の膜堆積においては、反応気体としてモノシラン（Ｓ
ｉＨ4）、酸素（Ｏ2）及びリンソースとしてのホスフィ
ン（ＰＨ3）を用いる。その際、３００℃程度の温度
で、この混合気体が相互反応を生じると、下記（１）の
化学反応が起き、これによりＰＳＧ膜１３が形成され
る。
【００４２】
【００４３】上記反応より、ＰＳＧ膜１３中でのリン酸
モル組成比ｘは、混合気体中のホスフィン気体の分圧で
決定されることがわかる。
モル組成比ｘは、混合気体中のホスフィン気体の分圧で
決定されることがわかる。
【００４４】従って、組成比勾配を膜厚方向に有するＰ
ＳＧ膜１３を形成するためには、低温常圧化学気相成長
法で供給れるホスフィン気体の流量を、ｘ＝０．０４と
なるようにして膜成長を開始し、成長時間とともにホス
フィン気体の流量を増大してゆき、膜厚１μｍが達成さ
れる成長時間が経過した時に、ｘ＝０．０８となる流量
にホスフィン気体の量を設定し、膜形成を終了すればよ
い。
ＳＧ膜１３を形成するためには、低温常圧化学気相成長
法で供給れるホスフィン気体の流量を、ｘ＝０．０４と
なるようにして膜成長を開始し、成長時間とともにホス
フィン気体の流量を増大してゆき、膜厚１μｍが達成さ
れる成長時間が経過した時に、ｘ＝０．０８となる流量
にホスフィン気体の量を設定し、膜形成を終了すればよ
い。
【００４５】次に、図１（ｂ）を参照して、ＰＳＧ膜１
３の上に電子線露光用レジスト（「ＥＢレジスト」とい
う）３を形成し、ゲート電極形成部に電子線露光し、現
像することで長さ０．１μｍのＥＢレジスト開孔部４を
開孔する。
３の上に電子線露光用レジスト（「ＥＢレジスト」とい
う）３を形成し、ゲート電極形成部に電子線露光し、現
像することで長さ０．１μｍのＥＢレジスト開孔部４を
開孔する。
【００４６】次に、図１（ｃ）を参照して、ＥＢレジス
ト３をエッチングマスクとして、等方性プラズマエッチ
ングを施し、ＰＳＧ膜１３を開孔する。等方性プラズマ
エッチングでは、４フッ化炭素（ＣＦ4）気体のグロー
放電により発生したプラズマで、ＰＳＧ膜１３のエッチ
ングを行うが、ＰＳＧ膜１３中のリン酸（Ｐ2Ｏ5）は、
４フッ化炭素気体のグロー放電で発生したフッ素ラジカ
ル（Ｆ*）と反応性が高く、次式（２）の化学反応によ
り、揮発性の３フッ化リン（ＰＦ3）となって、エッチ
ング反応が進む。
ト３をエッチングマスクとして、等方性プラズマエッチ
ングを施し、ＰＳＧ膜１３を開孔する。等方性プラズマ
エッチングでは、４フッ化炭素（ＣＦ4）気体のグロー
放電により発生したプラズマで、ＰＳＧ膜１３のエッチ
ングを行うが、ＰＳＧ膜１３中のリン酸（Ｐ2Ｏ5）は、
４フッ化炭素気体のグロー放電で発生したフッ素ラジカ
ル（Ｆ*）と反応性が高く、次式（２）の化学反応によ
り、揮発性の３フッ化リン（ＰＦ3）となって、エッチ
ング反応が進む。
【００４７】
【００４８】従って、ＰＳＧ膜１３中のリン酸モル組成
比ｘが大きい程、ＰＳＧ膜１３のエッチング速度は大き
くなる。
比ｘが大きい程、ＰＳＧ膜１３のエッチング速度は大き
くなる。
【００４９】枚葉式平行平板型プラズマエッチング装置
で、給電方式はアノードカップリングとし、１００Ｗ印
加時のＣＦ4プラズマでのＰＳＧ膜のエッチング速度
と、リン酸モル組成比ｘと、の関係を、図４にプロット
して示す。
で、給電方式はアノードカップリングとし、１００Ｗ印
加時のＣＦ4プラズマでのＰＳＧ膜のエッチング速度
と、リン酸モル組成比ｘと、の関係を、図４にプロット
して示す。
【００５０】図４から、リン酸モル組成比ｘが大きくな
るに従って、エッチング速度は直線的に（単調に）増加
していることが判る。
るに従って、エッチング速度は直線的に（単調に）増加
していることが判る。
【００５１】本実施例では、ＰＳＧ膜１３中のリン酸モ
ル組成比ｘの勾配を、図３に示すように、ＳｉＯ2膜界
面で最小（ｘ＝０．０４）とし、ＰＳＧ膜１３表面で最
大となるように、直線的に増大させている。
ル組成比ｘの勾配を、図３に示すように、ＳｉＯ2膜界
面で最小（ｘ＝０．０４）とし、ＰＳＧ膜１３表面で最
大となるように、直線的に増大させている。
【００５２】このＰＳＧ膜１３をプラズマエッチングす
ると、等方性エッチングであるため、サイドエッチング
成分が生じるが、そのサイドエッチングのエッチング速
度は、モル組成比が小さくなる程小さくなる。このた
め、ＰＳＧ膜１３のエッチングが進行する程、サイドエ
ッチングの影響も小さくなり、結果として、図１（ｃ）
に示すように、ＰＳＧ膜１３のエッチング断面形状（開
口の側断面形状）は順テーパー形状となる。
ると、等方性エッチングであるため、サイドエッチング
成分が生じるが、そのサイドエッチングのエッチング速
度は、モル組成比が小さくなる程小さくなる。このた
め、ＰＳＧ膜１３のエッチングが進行する程、サイドエ
ッチングの影響も小さくなり、結果として、図１（ｃ）
に示すように、ＰＳＧ膜１３のエッチング断面形状（開
口の側断面形状）は順テーパー形状となる。
【００５３】このエッチングは、ＰＳＧ膜１３の下のＳ
ｉＯ2膜１２を完全にエッチングするまで行う。
ｉＯ2膜１２を完全にエッチングするまで行う。
【００５４】そして、図１（ｃ）に示すように、ＰＳＧ
膜１３のエッチング断面形状は、順テーパー形状となっ
ているため、ＳｉＯ2膜１２の開孔部１４は、ＥＢレジ
スト膜３の開孔部４（０．１μｍ）よりも狭く仕上がっ
ており、約０．０５μｍに微細化されている。
膜１３のエッチング断面形状は、順テーパー形状となっ
ているため、ＳｉＯ2膜１２の開孔部１４は、ＥＢレジ
スト膜３の開孔部４（０．１μｍ）よりも狭く仕上がっ
ており、約０．０５μｍに微細化されている。
【００５５】次に、図１（ｄ）を参照して、ＥＢレジス
ト３、ＰＳＧ膜１３、及びＳｉＯ2膜１２をマスクとし
て、通常の異方性ドライエッチング法を用いてＳｉ3Ｎ4
膜１１を垂直エッチングする。さらに、ＧａＡｓ基板１
を追加エッチングして、リセス９を形成する。
ト３、ＰＳＧ膜１３、及びＳｉＯ2膜１２をマスクとし
て、通常の異方性ドライエッチング法を用いてＳｉ3Ｎ4
膜１１を垂直エッチングする。さらに、ＧａＡｓ基板１
を追加エッチングして、リセス９を形成する。
【００５６】次に、図２（ｅ）を参照して、ＥＢレジス
ト３を除去した後、ＰＳＧ膜１３のみをエッチングにて
選択除去している。
ト３を除去した後、ＰＳＧ膜１３のみをエッチングにて
選択除去している。
【００５７】続いて、図２（ｆ）を参照して、ＳｉＯ2
膜１２上にＵＶレジスト５を形成し、上記従来技術の工
程で説明した、イメージリバース法により、Ｔ型ゲート
開孔部７をＵＶレジスト５内に開孔している。
膜１２上にＵＶレジスト５を形成し、上記従来技術の工
程で説明した、イメージリバース法により、Ｔ型ゲート
開孔部７をＵＶレジスト５内に開孔している。
【００５８】次に、図２（ｇ）を参照して、方向性スパ
ッタリングを用いて全面にタングステンシリサイド（Ｗ
Ｓｉ）等のゲート電極金属１０を形成する。
ッタリングを用いて全面にタングステンシリサイド（Ｗ
Ｓｉ）等のゲート電極金属１０を形成する。
【００５９】その後、ＵＶレジスト５、ＳｉＯ2膜１２
をリフトオフ法で除去すると、図２（ｈ）に示すよう
な、Ｔ字型構造を持ち、ゲート長が約０．０５μｍと、
極めて微細化されたゲート電極金属１０が形成できる。
をリフトオフ法で除去すると、図２（ｈ）に示すよう
な、Ｔ字型構造を持ち、ゲート長が約０．０５μｍと、
極めて微細化されたゲート電極金属１０が形成できる。
【００６０】上記した本実施例の特徴をまとめると、Ｅ
Ｂレジストの解像度の限界である０．１μｍから、さら
にＰＳＧ膜の順テーパー加工によってゲート形成を微細
化したことにある。
Ｂレジストの解像度の限界である０．１μｍから、さら
にＰＳＧ膜の順テーパー加工によってゲート形成を微細
化したことにある。
【００６１】次に、本発明の第２の実施例について説明
する。第２の実施例では、ゲート形成のエッチングマス
クとしてＰＳＧ膜ではなく、２酸化シリコン（Ｓｉ
Ｏ2）と窒化シリコン（Ｓｉ3Ｎ4）の混合絶縁膜（以下
「ＳｉＯＮ膜」という）を用いたことを特徴としてい
る。
する。第２の実施例では、ゲート形成のエッチングマス
クとしてＰＳＧ膜ではなく、２酸化シリコン（Ｓｉ
Ｏ2）と窒化シリコン（Ｓｉ3Ｎ4）の混合絶縁膜（以下
「ＳｉＯＮ膜」という）を用いたことを特徴としてい
る。
【００６２】この第２の実施例では、図１及び図２に示
した前記第１の実施例の工程断面図において、ＰＳＧ膜
１３を、ＳｉＯＮ膜に置き換えることで、説明が可能で
ある。ＳｉＯＮ膜は、ＳｉＯ2とＳｉ3Ｎ4の非晶質混合
物で、Ｓｉ3Ｎ4の組成比をｙとすると、（ＳｉＯ2）1-y
（Ｓｉ3Ｎ4）yという組成式で表わすことができる。
した前記第１の実施例の工程断面図において、ＰＳＧ膜
１３を、ＳｉＯＮ膜に置き換えることで、説明が可能で
ある。ＳｉＯＮ膜は、ＳｉＯ2とＳｉ3Ｎ4の非晶質混合
物で、Ｓｉ3Ｎ4の組成比をｙとすると、（ＳｉＯ2）1-y
（Ｓｉ3Ｎ4）yという組成式で表わすことができる。
【００６３】本実施例では、Ｓｉ3Ｎ4組成比ｙをＳｉＯ
2膜１２と界面でｙ＝０．０、ＳｉＯＮ膜表面でｙ＝
１．０となるように、膜の深さ方向に従って直線的に変
化させる。
2膜１２と界面でｙ＝０．０、ＳｉＯＮ膜表面でｙ＝
１．０となるように、膜の深さ方向に従って直線的に変
化させる。
【００６４】ＳｉＯ2膜１２との界面を原点として、Ｓ
ｉＯＮ膜の成長方向に向って変化するＳｉ3Ｎ4組成比ｙ
をプロットすると、図５に示すようなものとなる。Ｓｉ
ＯＮ膜の成長は、約２００℃の低温下で行う低温プラズ
マ化学気相成長法を用いるが、Ｓｉ3Ｎ4組成比ｙの制御
は、反応気体供給量の時間制御により行う。
ｉＯＮ膜の成長方向に向って変化するＳｉ3Ｎ4組成比ｙ
をプロットすると、図５に示すようなものとなる。Ｓｉ
ＯＮ膜の成長は、約２００℃の低温下で行う低温プラズ
マ化学気相成長法を用いるが、Ｓｉ3Ｎ4組成比ｙの制御
は、反応気体供給量の時間制御により行う。
【００６５】ＳｉＯＮ膜成長時に使用する反応気体は、
モノシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、亜酸化
窒素（Ｎ2Ｏ）の混合気体である。プラズマ反応した場
合、下記（３）の反応によりＳｉＯＮ膜が形成される。
モノシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、亜酸化
窒素（Ｎ2Ｏ）の混合気体である。プラズマ反応した場
合、下記（３）の反応によりＳｉＯＮ膜が形成される。
【００６６】
【００６７】上記反応式より、Ｓｉ3Ｎ4組成比ｙは、反
応混合気体中のアンモニア（ＮＨ3）気体の流量で決定
されることが判る。図５より、本実施例のＳｉＯＮ膜
は、成長開始時はＳｉＯ2（ｙ＝０）であり、成長完了
時はＳｉ3Ｎ4（ｙ＝１）になっている。
応混合気体中のアンモニア（ＮＨ3）気体の流量で決定
されることが判る。図５より、本実施例のＳｉＯＮ膜
は、成長開始時はＳｉＯ2（ｙ＝０）であり、成長完了
時はＳｉ3Ｎ4（ｙ＝１）になっている。
【００６８】従って、プラズマ化学気相成長において、
まずアンモニア（ＮＨ3）の流量をゼロにして成長を開
始し、成長時間とともにアンモニア（ＮＨ3）の流量を
増やし、その分亜酸化窒素（Ｎ2Ｏ）の流量を減少させ
る。
まずアンモニア（ＮＨ3）の流量をゼロにして成長を開
始し、成長時間とともにアンモニア（ＮＨ3）の流量を
増やし、その分亜酸化窒素（Ｎ2Ｏ）の流量を減少させ
る。
【００６９】そして、膜厚１μｍが達成される成長時間
が経過した時には、亜酸化窒化（Ｎ2Ｏ）の流量がゼロ
になるように制御し、膜形成を終了する。
が経過した時には、亜酸化窒化（Ｎ2Ｏ）の流量がゼロ
になるように制御し、膜形成を終了する。
【００７０】４フッ化炭素（ＣＦ4）気体を使用したプ
ラズマエッチングで、上記ＳｉＯＮ膜をエッチングす場
合には、Ｓｉ3Ｎ4の方がＳｉＯ2より格段にエッチング
速度が大きい。このため、Ｓｉ3Ｎ4の組成比ｙとＳｉＯ
Ｎ膜のエッチング速度の関係は、図６に示すようなもの
となる。
ラズマエッチングで、上記ＳｉＯＮ膜をエッチングす場
合には、Ｓｉ3Ｎ4の方がＳｉＯ2より格段にエッチング
速度が大きい。このため、Ｓｉ3Ｎ4の組成比ｙとＳｉＯ
Ｎ膜のエッチング速度の関係は、図６に示すようなもの
となる。
【００７１】これより、本実施例のＳｉＯＮ膜をプラズ
マエッチングすると、前記第１の実施例と同様にして、
ＳｉＯＮ膜の深さ方向に従ってエッチング速度が小さく
なり、サイドエッチングの速度も小さくなる。
マエッチングすると、前記第１の実施例と同様にして、
ＳｉＯＮ膜の深さ方向に従ってエッチング速度が小さく
なり、サイドエッチングの速度も小さくなる。
【００７２】この結果、エッチング後のＳｉＯＮ膜の断
面形状は、順テーパー形状となる。そしてＳｉＯＮ膜の
断面形状が順テーパー形状であることから、ＳｉＯ2膜
１２の開孔部１４はＥＢレジスト膜３の開孔部４（０．
１μｍ）よりも微細化され、約０．０５μｍの仕上りと
なる。
面形状は、順テーパー形状となる。そしてＳｉＯＮ膜の
断面形状が順テーパー形状であることから、ＳｉＯ2膜
１２の開孔部１４はＥＢレジスト膜３の開孔部４（０．
１μｍ）よりも微細化され、約０．０５μｍの仕上りと
なる。
【００７３】以上、本実施例の特徴をまとめると、低温
プラズマ化学気相成長法により約２００℃という低温で
絶縁膜成長可能なことにある。本実施例は、前記第１の
実施例のＰＳＧ膜のように常圧化学気相成長法による３
００℃での成長に比べて、熱的ストレスが低減でき、半
導体装置の特性及び信頼性の劣化をさらに抑止低減する
ことが期待できる。
プラズマ化学気相成長法により約２００℃という低温で
絶縁膜成長可能なことにある。本実施例は、前記第１の
実施例のＰＳＧ膜のように常圧化学気相成長法による３
００℃での成長に比べて、熱的ストレスが低減でき、半
導体装置の特性及び信頼性の劣化をさらに抑止低減する
ことが期待できる。
【００７４】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００７５】本発明の第１の効果は、従来技術では０．
０７μｍが限界とされていたゲート長を、０．０５μｍ
まで短縮することを可能とした、ということである。
０７μｍが限界とされていたゲート長を、０．０５μｍ
まで短縮することを可能とした、ということである。
【００７６】この理由は、本発明においては、ゲート開
口部をエッチングする際のエッチングマスクとしてエッ
チング断面形状が順テーパー形状を持つ絶縁膜を利用し
たことによる。
口部をエッチングする際のエッチングマスクとしてエッ
チング断面形状が順テーパー形状を持つ絶縁膜を利用し
たことによる。
【００７７】本発明の第２の効果は、ゲート電極の形状
・寸法を均一かつ再現性良く形成できる、ということで
ある。これにより、半導体装置の製造歩留及び信頼性を
向上する。
・寸法を均一かつ再現性良く形成できる、ということで
ある。これにより、半導体装置の製造歩留及び信頼性を
向上する。
【００７８】この理由は、本発明においては、エッチン
グマスクとして使用する絶縁膜の順テーパー角度を、そ
の組成比の膜厚方向の勾配により制御することができる
ためであり、優れた均一性及び再現性を達成している。
グマスクとして使用する絶縁膜の順テーパー角度を、そ
の組成比の膜厚方向の勾配により制御することができる
ためであり、優れた均一性及び再現性を達成している。
【図１】本発明の一実施例に係る製造方法を説明するた
めの図であり、工程順に示した断面図である。
めの図であり、工程順に示した断面図である。
【図２】本発明の一実施例に係る製造方法を説明するた
めの図であり、工程順に示した断面図である。
めの図であり、工程順に示した断面図である。
【図３】本発明の一実施例を説明するための図であり、
ＰＳＧ膜中のリン酸モル組成比の変化をプロットして示
した図である。
ＰＳＧ膜中のリン酸モル組成比の変化をプロットして示
した図である。
【図４】本発明の一実施例を説明するための図であり、
ＰＳＧ膜のプラズマエッチングでのエッチング速度のリ
ン酸モル組成比依存性をプロットして示した図である。
ＰＳＧ膜のプラズマエッチングでのエッチング速度のリ
ン酸モル組成比依存性をプロットして示した図である。
【図５】本発明の別の実施例を説明するための図であ
り、ＳｉＯＮ膜中のＳｉ3Ｎ4組成比の変化をプロットし
て示した図である。
り、ＳｉＯＮ膜中のＳｉ3Ｎ4組成比の変化をプロットし
て示した図である。
【図６】本発明の別の実施例を説明するための図であ
り、ＳｉＯＮ膜のプラズマエッチングでのエッチング速
度のＳｉ3Ｎ4組成比依存性をプロットして示した図であ
る。
り、ＳｉＯＮ膜のプラズマエッチングでのエッチング速
度のＳｉ3Ｎ4組成比依存性をプロットして示した図であ
る。
【図７】従来技術を利用したＴ字型ゲート電極の形成方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図８】従来技術を利用したＴ字型ゲート電極の形成方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
１ ＧａＡｓ基板 ２ 表面絶縁膜 ３ ＥＢレジスト ４ ＥＢレジスト開孔部 ５ ＵＶレジスト ６ 混合層 ７ Ｔ字型ゲート開孔部 ８ 表面絶縁膜開孔部 ９ リセス １０ ゲート金属 １１ Ｓｉ3Ｎ4膜 １２ ＳｉＯ2膜 １３ ＰＳＧ膜 １４ ＳｉＯ2膜開孔部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/338 H01L 21/027 H01L 29/812
Claims (3)
- 【請求項１】半導体装置の電極を形成する工程におい
て、 電極形成のマスクとして無機系絶縁膜とＥＢレジストと
の２層膜を用い、前記無機系絶縁膜が、プラズマエッチ
ングでのエッチング速度の異なる２成分以上で構成さ
れ、前記無機系絶縁膜中の各成分の組成比が、プラズマ
エッチングでのエッチング速度の大きい成分の組成比を
表面側で大とし、半導体基板方向に向って該組成比が徐
々に小となるように制御しながら膜成長する、ことを特
徴とする半導体装置の製造方法。 - 【請求項２】ゲート電極用開孔形成の際に、電極形成の
マスクとして無機系絶縁膜とＥＢレジストを用い、前記
絶縁膜開口側断面形状が順テーパー状に加工することを
特徴とする半導体装置の製造方法。 - 【請求項３】ゲート電極用開孔のマスクとして、少なく
とも２つの成分で構成される絶縁膜を用い、前記２つの
成分は互いに等方性エッチングでのエッチング速度が異
なり、 エッチング速度の大きい成分の組成比を表面側で大と
し、半導体基板方向にゆくに従って前記成分の組成比が
徐々に小となるように前記絶縁膜を制御して形成し、 前記絶縁膜表面にＥＢレジストを設け、 ＥＢ露光により所定の開孔幅のＥＢレジスト開孔を形成
した後、等方性エッチングを行い、前記絶縁膜の開口部
の側断面形状を順テーパー状となし、 ゲート電極用開孔幅が前記ＥＢレジスト開孔幅よりも更
に微細化されるようにした ことを特徴とする半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175673A JP2780704B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
| US08/876,204 US5858824A (en) | 1996-06-14 | 1997-06-16 | Method of forming fine electrode on semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175673A JP2780704B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH104102A JPH104102A (ja) | 1998-01-06 |
| JP2780704B2 true JP2780704B2 (ja) | 1998-07-30 |
Family
ID=16000242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8175673A Expired - Fee Related JP2780704B2 (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5858824A (ja) |
| JP (1) | JP2780704B2 (ja) |
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| US5981319A (en) * | 1997-09-22 | 1999-11-09 | Lucent Technologies Inc. | Method of forming a T-shaped gate |
| TW421849B (en) * | 1998-02-23 | 2001-02-11 | Winbond Electronics Corp | Structure of multi-layered dielectric opening and its fabricating method |
| JP3332851B2 (ja) * | 1998-04-22 | 2002-10-07 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR100262940B1 (ko) * | 1998-05-29 | 2000-09-01 | 이계철 | 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법 |
| US6303410B1 (en) | 1998-06-01 | 2001-10-16 | North Carolina State University | Methods of forming power semiconductor devices having T-shaped gate electrodes |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| US6387783B1 (en) * | 1999-04-26 | 2002-05-14 | International Business Machines Corporation | Methods of T-gate fabrication using a hybrid resist |
| US6403286B1 (en) | 1999-11-04 | 2002-06-11 | Corning Incorporated | High aspect ratio patterning of glass film |
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
| US6403456B1 (en) * | 2000-08-22 | 2002-06-11 | Advanced Micro Devices, Inc. | T or T/Y gate formation using trim etch processing |
| TW544849B (en) * | 2000-08-29 | 2003-08-01 | Samsung Electronics Co Ltd | Method for manufacturing semiconductor device |
| JP2002353195A (ja) * | 2001-05-23 | 2002-12-06 | Sony Corp | 半導体装置の製造方法 |
| US6946238B2 (en) * | 2001-06-29 | 2005-09-20 | 3M Innovative Properties Company | Process for fabrication of optical waveguides |
| CN100421217C (zh) * | 2004-01-29 | 2008-09-24 | 罗姆及海斯电子材料有限公司 | T栅的形成方法 |
| KR100864181B1 (ko) | 2007-02-14 | 2008-10-17 | 재단법인서울대학교산학협력재단 | 고속 전자 이동 트랜지스터의 티형 게이트 전극 및 그의형성방법 |
| TWI331494B (en) * | 2007-03-07 | 2010-10-01 | Unimicron Technology Corp | Circuit board structure |
| WO2009081584A1 (ja) * | 2007-12-26 | 2009-07-02 | Nec Corporation | 半導体装置 |
| US8198184B2 (en) * | 2008-09-30 | 2012-06-12 | Texas Instruments Incorporated | Method to maximize nitrogen concentration at the top surface of gate dielectrics |
| JP2015070152A (ja) * | 2013-09-30 | 2015-04-13 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| DE102014102029A1 (de) | 2014-02-18 | 2015-08-20 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement |
| US20150235856A1 (en) | 2014-02-20 | 2015-08-20 | Raytheon Company | Semiconductor structures having t-shaped electrodes |
| CN107622940B (zh) * | 2017-09-01 | 2019-09-27 | 中国科学院上海技术物理研究所 | 一种易去胶的高能离子注入多层掩膜的制备方法 |
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| CN115117183B (zh) * | 2022-06-24 | 2024-04-02 | 株洲三一硅能技术有限公司 | 异质结电池的加工方法 |
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|---|---|---|---|---|
| KR910006093B1 (ko) * | 1988-06-30 | 1991-08-12 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| JPH04361536A (ja) * | 1991-06-10 | 1992-12-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05182990A (ja) * | 1991-12-30 | 1993-07-23 | Murata Mfg Co Ltd | 電界効果型半導体装置の製造方法 |
| JPH06112226A (ja) * | 1992-09-29 | 1994-04-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0758130A (ja) * | 1993-08-10 | 1995-03-03 | Murata Mfg Co Ltd | 半導体デバイスの製造方法 |
| JP3077524B2 (ja) * | 1994-09-12 | 2000-08-14 | 株式会社村田製作所 | 半導体装置の製造方法 |
-
1996
- 1996-06-14 JP JP8175673A patent/JP2780704B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-16 US US08/876,204 patent/US5858824A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH104102A (ja) | 1998-01-06 |
| US5858824A (en) | 1999-01-12 |
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