KR100877878B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 후속 이온주입공정시 스크린 산화막으로 기능하는 완충막의 두께를 일정하게 유지시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 전극이 형성된 기판을 준비하는 단계와, 상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 제1 질화막을 형성하는 단계와, 상기 제1 질화막 상에 산화막을 형성하는 단계와, 상기 산화막 상에 제2 질화막을 형성하는 단계와, 상기 산화막을 식각 장벽층으로 상기 제2 질화막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 노출되는 상기 산화막을 선택적으로 식각하여 상기 제1 질화막을 노출시키는 단계를 포함하고, 이를 통해 후속 이온주입공정시 스크린 산화막으로 기능하는 완충막의 두께를 일정하게 유지시킬 수 있으며, 실리콘 기판의 손실을 방지할 수 있다.
반도체 소자, 게이트 스페이서, 질화막, 산화막
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
11 : 게이트 산화막
12 : 게이트 도전막
13, 15 : 질화막
14 : 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 스페이서(gate spacer) 형성방법에 관한 것이다.
반도체 소자의 게이트 스페이서는 반도체 소자의 고집적화가 진행되면서 채널길이의 감소에 따라 단채널 효과(short channel effect)가 발생되는 것을 방지하기 위한 하나의 방법인 LDD(Lightly Doped Drain) 영역의 형성을 위해 도입하게 되었다.
이러한 게이트 스페이서는 보편적으로 산화막과 질화막의 적층 구조로 형성한다.
일례로, 산화막과 질화막을 순차적으로 형성한 후 질화막 건식식각공정시 일정 두께의 산화막을 기판 상에 잔류시킨 다음 이를 완충막으로 이용하여 후속 접합영역을 형성하기 위한 이온주입공정(ion implant)을 실시한다. 그러나, 이러한 방법은 실리콘 기판의 손실을 방지할 수는 있으나, 식각공정의 안정성에 따라 두께 변동이나 웨이퍼(wafer) 두께 균일도 변동이 불가피하여 근본적으로 증착할 할 때와 같은 균일한 두께의 산화막을 잔류시킬 수가 없다. 결국, 후속 이온주입공정시 접합영역의 깊이의 불균일성 및 불안정성을 유발함으로써 안정적인 소자 특성 확보가 어렵다.
또 다른 예로, 상기한 예에서 발생되는 문제를 해결하기 위하여 잔류된 완충막을 DHF(Diluted HF) 용액으로 제거한 후 별도의 스크린 산화막(screen oxide)을 실리콘 기판 상에 재증착하는 방법이 제안되었다. 그러나, 이러한 방법은 실리콘 기판이 외부 및 DHF 용액에 노출됨으로써 금속 오염 및 이물질 부착 등의 치명적인 오염 문제를 유발한다. 즉, 실리콘 기판이 DHF 용액에 노출될 경우 소수성 특성으로 인해 이물질의 부착이 용이하고, Cu와 같은 금속 오염에 극히 취약한 특성을 갖 는다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 후속 이온주입공정시 스크린 산화막으로 기능하는 완충막의 두께를 일정하게 유지시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 실리콘 기판의 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 일 측면에 따른 본 발명은, 게이트 전극이 형성된 기판을 준비하는 단계와, 상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 제1 질화막을 형성하는 단계와, 상기 제1 질화막 상에 산화막을 형성하는 단계와, 상기 산화막 상에 제2 질화막을 형성하는 단계와, 상기 산화막을 식각 장벽층으로 상기 제2 질화막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 노출되는 상기 산화막을 선택적으로 식각하여 상기 제1 질화막을 노출시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(10) 상부에 게이트 절연막으로 산화막(11)을 형성한다. 이때, 게이트 산화막(11)은 습식산화 또는 건식산화공정을 이용하여 실리콘산화막(SiO2)으로 형성하며, 그 두께는 10~30Å 정도가 되도록 형성한다. 또한, 게이트 절연막은 산화막 내에 질화막이 개재된 구조로 형성할 수도 있다.
이어서, 게이트 산화막(11) 상부에 게이트 도전막(12)을 형성한다. 이때, 게이트 도전막(12)은 다결정 실리콘막으로 형성하는 것이 바람직하며, SiH4를 소스 가스로 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하여 1000~2000Å 두께로 증착한다. 또한, 게이트 도전막(12)은 다결정 실리콘막에 한정 되는 것은 아니며, 전극으로 사용되는 모든 물질은 사용가능하다. 예를 들면, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막으로 형성할 수 있으며, 또한, 이들이 적층된 적층 구조로 형성할 수 있다. 예컨대, 다결정 실리콘막/텅스텐/텅스텐 실리사이드층이 적층 또는 다결정 실리콘막/텅스텐 실리사이드층 적층 구조로 형성할 수도 있다.
이어서, 게이트 도전막(12)과 게이트 산화막(11)을 식각하여 게이트 전극을 형성한다. 이때, 식각공정은 RIE(Reactive Ion Etching) 또는 MERIE(Magnetically Enhanced Reactive Ion Etching) 장비를 이용하여 Cl2 또는 HBr 및 O2를 이용하여 실시한다.
이어서, 상기 식각공정시 발생되는 파티클(particle) 등과 같은 이물질을 제거하기 위하여 세정공정을 실시할 수도 있다.
이어서, 도 1b에 도시된 바와 같이, 게이트 전극을 포함하는 기판(10) 상부의 단차를 따라 스페이서용 절연막의 하부층으로 질화막(13)(이하, 제1 질화막이라 함)을 형성한다. 이때, 제1 질화막(13)은 LPCVD 방식으로 50~150Å 정도의 두께로 형성한다.
이어서, 제1 질화막(13)을 포함하는 기판(10) 상부의 단차를 따라 산화막(14)을 형성한다. 이때, 산화막(14)은 CVD(Chemical Vapor Depostion) 방식을 이용하여 700~900℃, 바람직하게는 800℃의 온도에서 100~200Å 정도의 두께로 형성한다. 이와 같이, CVD 공정을 700~900℃의 정도의 비교적 고온에서 실시하는 이유 는 후속 식각공정시 질화막과의 식각 선택비를 높이기 위하여 막질을 더욱 치밀하게 하기 위함이다.
한편, 산화막(14)의 막질을 치밀하게 하기 위하여 별도로 열처리 공정을 실시하여 치밀화 공정을 실시할 수도 있다.
이어서, 산화막(14) 상에 질화막(15)(이하, 제2 질화막이라 함)을 형성한다. 이때, 제2 질화막(15)은 LPCVD 방식을 이용하여 700~900Å, 바람직하게는 800Å의 두께로 형성한다.
상기에서 설명한 제1 및 제2 질화막(13, 15)과, 산화막(14)의 두께는 0.18㎛ 선폭을 기준으로 한 것으로서, 소자의 선폭에 따라 적절히 그 두께는 변경될 수 있다.
이어서, 도 1c에 도시된 바와 같이, 에치백(etch back)과 같은 건식식각공정을 실시하여 제2 질화막(15, 도 1b참조)을 식각한다. 이때, 건식식각공정은 제2 질화막(15)이 800Å 두께를 갖는 경우 750Å 정도의 식각이 이루어지도록 실시하며, 그 식각조건은 산화막과 질화막 간의 높은 식각 선택비를 갖는 조건으로 실시하는 것이 바람직하다. 예를 들면, 제2 질화막(15)이 Si3N4로 이루어진 경우, 산화막에 대한 식각 선택비가 우수한 카본과 불소의 혼합가스(예컨대, CxFy, CxHyFz(여기서, x, y, z는 자연수)), 예컨대 CF4/O2, CHF3/O2 또는 CH2F2 가스를 이용하여 실시하는 것이 바람직하다. 이로써, 제2 절연막(15)은 게이트 전극의 양측벽에 스페이서 형태로 잔류된다.
한편, 제2 절연막(15) 식각공정시 중요한 요소는 제1 질화막(13)이 손실되지 않는 범위 내에서 공정을 제어하는 것이 바람직하다. 즉, 산화막(14)의 손실을 최소화하여 전술한 바와 같이 제1 질화막(13)의 균일성을 일정하게 유지시키기 위함이다.
이어서, 도 1d에 도시된 바와 같이, 습식식각공정을 실시하여 노출된 산화막(14, 도 1c참조)을 식각한다. 구체적으로 HF를 탈이온수(Deionized water)와 10:1, 100:1, 1000:1 등의 비율로 혼합한 희석용액(DHF)을 사용하거나, NH4F 등과 혼합하여 완충용액(Standard Cleaning-1, SC-1)을 만들어 사용하여 선택적으로 노출된 산화막(14)을 식각한다. 또한, 식각용액으로는 H2O에 HF가 49% 혼합된 혼합용액을 사용할 수도 있다. 이어서, 스페이서 형태의 제2 질화막(15A)에 정렬된 산화막 패턴(14A)이 형성된다. 이때, 제1 질화막(13)은 HF 용액에 전혀 식각되지 않기 때문에 균일한 두께로 유지된다.
이어서, 잔존하는 제1 질화막(13)을 이온주입마스크로 이용하여 이온주입공정을 실시하여 기판(10) 내에 접합영역(소오스 및 드레인 영역)(미도시)을 형성한다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 질화막/산화막/질화막 구조로 게이트 스페이서를 형성함으로써 후속 이온주입공정시 스크린 산화막으로 기능하는 완충막의 두께를 일정하게 유지시킬 수 있으며, 실리콘 기판의 손실을 방지할 수 있다.
Claims (9)
- 게이트 전극이 형성된 기판을 준비하는 단계;상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 제1 질화막을 형성하는 단계;상기 제1 질화막 상에 산화막을 형성하는 단계;상기 산화막 상에 제2 질화막을 형성하는 단계;상기 산화막을 식각 장벽층으로 상기 제2 질화막을 식각하여 상기 게이트 전극의 양측벽과 대응되는 상기 산화막의 양측벽에 상기 제2 질화막을 스페이서 형태로 잔류시키는 단계;노출되는 상기 산화막을 선택적으로 식각하여 상기 제1 질화막을 노출시키는 단계; 및상기 제1 질화막을 이온주입마스크로 상기 기판 내에 접합영역을 형성하는 단계를 포함하고,상기 제1 질화막을 노출시키는 단계는 습식식각공정으로 실시하는 반도체 소자의 제조방법.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 제1 질화막은 50~150Å 두께로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 산화막은 700~900℃ 온도에서 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 산화막은 100~200Å 두께로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 질화막은 700~900Å 두께로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 질화막을 스페이서 형태로 잔류시키는 단계는 카본과 불소의 혼합가스를 이용하여 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 질화막을 노출시키는 단계는 DHF(Dilute HF) 또는 SC-1(Standard Cleaning-1)을 이용하여 실시하는 반도체 소자의 제조방법.
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