JPH05182990A - 電界効果型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高性能なオフセットゲート型電界効果トラン
ジスタを高い歩留まりで製造することを可能にし、ゲー
ト電極とドレイン領域の間の距離を大きくとることがで
きるようにする。 【構成】 半絶縁性ＧａＡｓ基板１上に設けられたｎ型
活性層３の上に２層構造のＴ型ダミーゲート７を形成
し、この上層７ｂをマスクとして高濃度イオン注入を行
ってドレイン及びソース領域９ｄ，９ｓを形成する。つ
いで、Ｔ型ダミーゲート７よりもソース９ｓ側をレジス
ト膜１０によって覆い、レジスト膜１０をポストベーキ
ングしてリフローさせた後、レジスト膜１０から露出し
ているＴ型ダミーゲート７の下層７ａのドレイン側側壁
面７ｄをエッチングする。この後、リフトオフ法により
Ｔ型ダミーゲート７の下層７ａを原型としてゲート電極
１２を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界効果型半導体装置の
製造方法に関する。特に、オフセットゲート型化合物半
導体ＭＥＳＦＥＴ等の電界効果型半導体装置の製造方法
に関する。

【０００２】

【背景技術】従来より、ゲート電極とソース領域（ｎ⁺
層）との距離を、ゲート電極とドレイン領域（ｎ⁺層）
との距離よりも小さくしたオフセットゲート構造のＧａ
Ａｓ-ＭＥＳＦＥＴが提案されている。これは、ゲート
・ソース間距離とゲート・ドレイン間距離の等しい通常
の構造のＧａＡｓ-ＭＥＳＦＥＴよりもゲート・ソース
間距離を小さくしてソース寄生抵抗Ｒ_Sを低減させ、ひ
いては相互コンダクタンスｇ_mを増大させようとするも
のであり、同時に、ゲート・ドレイン間距離を大きくし
てゲート耐圧及びドレイン耐圧を増大させようとするも
のである。

【０００３】オフセットゲート構造の形成プロセスとし
ては、これまで耐熱ゲート法や斜め注入法が知られてい
る。

【０００４】図８（ａ）（ｂ）（ｃ）に従来の耐熱ゲー
ト法によるオフセットゲート構造の形成方法を示す（特
開平２−２００３０号公報）。まず、半絶縁性ＧａＡｓ
基板２１の表面にｎ型ＧａＡｓ活性層（ｎ層）２２を形
成した後、活性層２２の上にゲート電極２３を形成す
る。次に、ＣＶＤ法により均一な膜厚のＳｉＯ₂膜２４
を活性層２２の全面及びゲート電極２３の上に成長さ
せ、目合わせ露光技術によりゲート電極２３の中央付近
からドレイン側領域に亘ってＳｉＯ₂膜２４をフォトレ
ジスト膜２５で覆う〔図８（ａ）〕。ついで、ＳｉＯ₂
膜２４のフォトレジスト膜２５から露出している部分
〔図８（ａ）の想像線で示した部分〕をエッチングによ
り除去した後、フォトレジスト膜２５を剥離し、ＣＶＤ
法により全面に再度均一な膜厚のＳｉＯ₂膜２６を成長
させる〔図８（ｂ）〕。この後、ＳｉＯ₂膜２４，２６
を異方性エッチングしてゲート電極２３の両側壁面にの
みＳｉＯ₂膜２４，２６を残置せしめ、側壁２７ｓ，２
７ｄを形成する〔図８（ｃ）〕。こうしてドレイン領域
側の側壁２７ｄでは、ソース領域側の側壁２７ｓの厚み
の約２倍の厚みが得られる。

【０００５】次に、ゲート電極２３及び側壁２７ｓ，２
７ｄをマスクとして活性層２２から高濃度にイオン注入
して側壁２７ｓ，２７ｄの両側にソース及びドレイン領
域（ｎ⁺層）２８ｓ，２８ｄを形成し、最後に、ソース
及びドレイン領域２８ｓ，２８ｄの上にソース電極２９
ｓ及びドレイン電極２９ｄを形成してオフセットゲート
構造のＧａＡｓ-ＭＥＳＦＥＴ２０を完成する。

【０００６】しかしながら、かかる耐熱ゲート法にあっ
ては、フォトレジスト膜２５の端部を目合わせ露光技
術でゲート電極２３の頂面上に位置させる必要があるが
〔図８（ａ）〕、目合わせ露光技術の精度を考慮すると
フォトレジスト膜２５の端部をゲート電極２３の頂面上
に確実に位置させることは困難であり、製品の歩留まり
やＦＥＴ特性の均一性が十分とは言い難い、ゲート電
極２３に耐熱性高融点金属を用いる必要があるためゲー
ト抵抗が大きくなる、ゲート電極２３とドレイン領域
２８ｄとの離間距離は側壁２７ｄのＣＶＤ法による堆積
膜厚で決まるが、この膜厚を厚くすることは困難である
ので、ゲート・ドレイン間の離間距離を十分に大きくで
きず、ドレイン耐圧を充分大きくできない、といった欠
点があった。

【０００７】また、斜め注入法は、ゲート電極をマスク
としてゲート電極に斜め方向からイオン注入を行う方法
であるが、マイクロ波用ＦＥＴのようにゲートフィンガ
ー数が複数の場合には、各ゲートフィンガーごとにイオ
ン注入角を変えなければオフセットゲート構造を実現で
きないので、ゲートフィンガー数が複数の場合には実際
上適用できなかった。

【０００８】

【発明が解決しようとする課題】本発明は叙上の従来例
の欠点に鑑みてなされたものであり、その主な目的とす
るところは、ゲート・ドレイン間距離の大きなオフセッ
トゲート型電界効果型半導体装置を高い歩留まりで製造
できるようにすると共に、複数のフィンガーゲートを有
する場合にも実施することができる電界効果型半導体装
置の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の電界効果型半導
体装置の製造方法は、半導体基板上に設けられた活性層
の上に幅狭の下層と幅広の上層とからなる２層構造のＴ
型ダミーゲートを形成する第１の工程と、当該Ｔ型ダミ
ーゲートの上層をマスクとして前記半導体基板に高濃度
イオン注入を行ってＴ型ダミーゲートの両側にソース及
びドレイン領域を形成する第２の工程と、前記Ｔ型ダミ
ーゲートの中央よりソース側に開口部端が位置するよう
にＴ型ダミーゲートよりもソース側をレジスト膜によっ
て覆い、当該レジスト膜がフローする温度でポストベー
キングを行った後、レジスト膜から露出している前記Ｔ
型ダミーゲートの下層のドレイン側側壁面をエッチング
する第３の工程と、第２及び第３の工程の後、Ｔ型ダミ
ーゲートの下層を原型としてゲート電極を形成する工程
とからなることを特徴としている。

【００１０】

【作用】本発明の電界効果型半導体装置の製造方法にあ
っては、Ｔ型ダミーゲートのソース側をレジスト膜によ
って覆い、Ｔ型ダミーゲートのレジスト膜から露出して
いる下層のドレイン側側壁面をエッチングしているの
で、Ｔ型ダミーゲートの下層におけるドレイン側アンダ
ーカット量がソース側アンダーカット量よりも大きくな
る。従って、Ｔ型ダミーゲートの上層をマスクとしてイ
オン注入することによりＴ型ダミーゲートの両側にソー
ス領域及びドレイン領域を形成し、Ｔ型ダミーゲートの
下層を原型としてゲート電極を形成することにより、い
わゆるＴ型ダミーゲート法によりオフセットゲート構造
の電界効果型半導体装置を製造することができる。

【００１１】また、Ｔ型ダミーゲートを用いたセルフア
ライメントプロセスによりソース領域及びゲート電極を
形成しているので、ゲート電極に極めて接近したソース
領域を精度よく形成できる。この結果、ソース抵抗の低
減により高い増幅度を有する高性能な電界効果型半導体
装置を製作することができる。

【００１２】一方、ゲート電極とドレイン領域の離間距
離はＴ型ダミーゲートのドレイン側側壁面のアンダーエ
ッチング量によって決まるので、Ｔ型ダミーゲートの下
層をエッチングする際のエッチング条件によりゲート・
ドレイン間距離を比較的自由に設計することができる。
特に、ゲート・ドレイン間距離を大きくとることによ
り、電界効果型半導体装置の短チャネル効果を抑制し、
ドレイン耐圧を増大させることができる。

【００１３】また、Ｔ型ダミーゲートの中央よりソース
側に開口部端が位置するようにＴ型ダミーゲートよりも
ソース側をレジスト膜によって覆った後、レジスト膜が
フローする温度でポストベーキングを行っているので、
レジスト膜をフローさせることによってＴ型ダミーゲー
トのソース側側壁面を確実に覆うことができる。特に、
Ｔ型ダミーゲートのソース側の側壁面とレジスト膜の端
部の間に微小な隙間が生じてもレジスト膜のフローによ
ってこの隙間を埋めることができる。従って、レジスト
膜を形成する際の目合わせ露光技術の要求精度を低くす
ることができ、不良品率を低下させることができ、半導
体装置の特性を均一にすることができる。

【００１４】さらに、Ｔ型ダミーゲートをマスクとして
活性層に垂直にイオンを打ち込むことによりオフセット
構造のソース領域及びドレイン電極を形成することがで
きるので、複数のゲートフィンガーを有する電界効果型
半導体装置にも実施することができる。

【００１５】加えて、製造プロセスの最後の段階でゲー
ト電極を設けているので、ゲート電極の材質が耐熱性高
融点金属に限定されない。従って、抵抗の小さな電極材
料を用いることができ、ゲート抵抗を小さくできる。

【００１６】

【実施例】図１（ａ）〜（ｄ）、図２（ｅ）〜（ｉ）及
び図３（ｊ）〜（ｎ）に本発明の一実施例によるオフセ
ットゲート構造のＧａＡｓ-ＭＥＳＦＥＴの製造方法を
示す。このＧａＡｓ-ＭＥＳＦＥＴはゲートフィンガー
数２の例えばインターディジタル型のゲート電極を有し
ている。まず、図１（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板１のフィールド部をフォトレジスト膜２で覆
い、素子形成領域にＳｉ原子を加速エネルギー１００Ｋ
ｅＶ，ドーズ量２×１０¹²ｃｍ^-2の条件で選択的にイオ
ン注入してｎ型活性層３を形成する。

【００１７】次に、図１（ｂ）に示すように、プラズマ
ＣＶＤ法により基板１の上にＳｉＮ_X膜４及びＳｉＯ₂膜
５をそれぞれ約４０００Åずつ順次成膜する。ついで、
ＳｉＯ₂膜５の上の２箇所の部分にフォトレジスト膜６
を形成し〔図１（ｃ）〕、このレジスト膜６をマスクに
してリアクテイ ブイオンエッチング法（以下ＲＩＥ法と
記す）によりＳｉＯ₂膜５，ＳｉＮ_X膜４を以下のように
順次エッチングする。すなわち、まず、ＣＦ₄＋Ｈ₂ガス
を導入して異方性エッチングを行い、ＳｉＯ₂膜５及び
ＳｉＮ_X膜４のフォトレジスト膜６から露出している部
分をエッチング除去する。次いで、ガスをＮ₂添加のＣ
Ｆ₄＋Ｏ₂ガスに切り換えて等方性エッチングを行う。こ
の時エッチングの選択性により、ＳｉＯ₂に比べＳｉＮ_X
のエッチングレートが数倍大きいため、図に示すように
ＳｉＮ_X膜４の側面のみを大きく後退させることができ
る。これにより、図１（ｄ）に示すように、幅狭のＳｉ
Ｎ_X膜４からなる下層７ａと幅広（幅１.５μｍ）のＳｉ
Ｏ₂膜５からなる上層７ｂとの２層構造のＴ型ダミーゲ
ート７が作製される。この後フォトレジスト膜６を除去
する。

【００１８】なお、ＳｉＮ_X膜４のアンダーカット量Δ
ｄは、ゲート電極１２とソース領域９ｓの離間距離とな
るので、エッチング量を制御することにより必要なゲー
ト・ソース間距離を得ることができ、このエッチング量
を小さくすることによってゲート・ソース間距離を短く
することができる。

【００１９】次に、図２（ｅ）に示すように、フィール
ド部にフォトレジスト膜８を形成し、これとＴ型ダミー
ゲート７の上層７ｂをマスクとして、Ｓｉ原子を加速エ
ネルギー１５０ＫｅＶ，ドーズ量５×１０¹³ｃｍ^-2の条
件で高濃度イオン注入し、ドレイン及びソース領域（ｎ
⁺注入層）９ｄ，９ｓを形成する。

【００２０】フォトレジスト膜８を除去した後、ＡｓＨ
₃分圧３ｔｏｒｒ，８５０℃の条件下で１５分間キャッ
プレス活性化アニールを行い、活性層３とドレイン及び
ソース領域９ｄ，９ｓの活性化を行う〔図２（ｆ）〕。

【００２１】この後、図２（ｇ）に示すように、Ｔ型ダ
ミーゲート７の部分で開口させるようにしてフォトレジ
スト膜１０を基板１の上に被着させ、その開口部端１０
ｄがＴ型ダミーゲート７の上面７ｂの中央よりソース領
域９ｓ側へ片寄るように形成する。ついで、図２（ｈ）
に示すように、１５０℃で２０分間ポストベークを行
い、フォトレジスト膜１０をリフローさせ、Ｔ型ダミー
ゲート７のソース側側壁面７ｓをフォトレジスト膜１０
によって確実に被覆させる。このとき、Ｔ型ダミーゲー
ト７の上層７ｂの幅ｄ₁＝１.５μｍに対して、フォトレ
ジスト膜１０のリフロー時のフロー長（ｄ₃−ｄ₂）を約
０.５μｍと見込んでフォトレジスト膜１０のリフロー
前の開口端位置を上層７ｂのソース側の端からｄ₂＝０.
３μｍとなるように設定している。

【００２２】ついで、図２（ｉ）に示すように、このフ
ォトレジスト膜１０をマスクとし、Ｎ₂添加のＣＦ₄＋Ｏ
₂ガスを用いてＲＩＥ法による選択的エッチングを施
し、Ｔ型ダミーゲート７の下層７ａのドレイン側側壁面
７ｄのみを約０.５μｍ（＝ΔＤ−Δｄ）アンダーカッ
トした後、フォトレジスト膜１０を除去する。なお、下
層７ａのドレイン側におけるアンダーカット量ΔＤは、
ゲート電極１２とドレイン領域９ｓの離間距離となるの
で、ガス圧力やパワー等を調整することによって必要な
ゲート・ドレイン間距離を得ることができ、ドレイン側
側壁面７ｄのエッチング量を深くすることによって大き
なゲート・ドレイン間距離を得ることもできる。

【００２３】この後、図３（ｊ）に示すように、レジス
ト液の粘度やスピナーの回転数を調節することにより、
Ｔ型ダミーゲート７の上で膜厚が薄くなるよう全体にレ
ジスト膜１１をスピンコートする。こうして基板１の全
面をレジスト膜１１で覆った後、Ｏ₂プラズマＲＩＥ法
によるエッチングを施してＴ型ダミーゲート７の上面を
露出させる〔図３（ｋ）〕。Ｔ型ダミーゲート７の上面
が露出した後、ガスをＣＦ₄ガスに切り替えてＲＩＥ法
によるエッチングを施し、レジスト膜１１を残してＴ型
ダミーゲート７を基板１から完全に除去する〔図３
（ｌ）〕。

【００２４】ついで、図３（ｍ）に示すように、電極材
料としてＴｉ／Ｐｔ／Ａｕを電子ビーム蒸着によりレジ
スト膜１１の上から堆積させた後、レジスト膜１１を除
去すると、Ｔ型ダミーゲート７の下層７ａを原型として
リフトオフ法によりフィンガー数が２のゲート電極１２
が形成される。こうして得られるゲート電極１２の各フ
ィンガーのゲート長Ｌは約（１.０−２Δｄ）μｍとな
る。ここで、Δｄは図１（ｄ）におけるＴ型ダミーゲー
ト７の下層７ａのソース側側壁面７ｓのアンダーカット
量である。

【００２５】最後に、図３（ｎ）に示すように、フォト
リソグラフィー工程により９ｄに、Ａｕ：Ｇｅ／Ｎｉ／
Ａｕよりなるオーミック接触のソース電極１３ｓ及びド
レイン電極１３ｄを形成する。

【００２６】この結果、ゲート電極１２とドレイン領域
９ｄとの離間距離が、ゲート電極１２とソース領域９ｓ
との離間距離よりも長くなったオフセットゲート構造を
有するＧａＡｓ-ＭＥＳＦＥＴが完成される。

【００２７】ここで、上記製造方法における図２（ｇ）
のレジスト膜１０の形成工程での目合わせ露光技術の精
度について説明する。いま、図１（ｄ）におけるＴ型ダ
ミーゲート７の下層７ａのアンダーカット量Δｄ＝０.
１μｍと仮定すると、フォトレジスト膜１０が図２
（ｈ）のようにリフローした後に、Ｔ型ダミーゲート７
のドレイン側の端から下方へ流れ落ちず、かつ、リフロ
ー後にＴ型ダミーゲート７の下層７ａのソース側側壁面
７ｓを確実に覆うようにするためには、リフロー後にお
けるフォトレジスト膜１０の開口部端の位置を上層７ｂ
のソース側の端からｄ₃＝０.１μｍ〜１.５μｍの間に
納める必要がある。さらに、左右の端に０.２μｍの余
裕を見込むと、リフロー後にフォトレジスト膜１０の開
口部端の位置は、上層７ｂのソース側の端からｄ₃＝０.
３μｍ〜１.３μｍの間に納める必要がある。従って、
フォトレジスト膜１０のリフロー時のフロー長を約０.
５μｍと見込めば、リフロー前のフォトレジスト膜１０
の開口部端の位置は、ソース側へ０.５μｍ移動するか
ら、上層７ｂのソース側の端からさらにソース側へ０.
２μｍと上層７ｂのソース側の端からドレイン側へ０.
８μｍの間になる。すなわち、図２（ｇ）に示すリフロ
ー前のフォトレジスト膜１０の開口部端の位置をｄ₂＝
−０.２〜０.８μｍの範囲内に納めなければならない。
これを目合わせ露光技術によって実現するためには、上
記のようにフォトレジスト膜１０の開口部端１０ｄを上
層７ｂのソース側の端からｄ₂＝０.３μｍ（中央値）に
設定すれば、±０.５μｍの目合わせマスク精度が許容
される。例えば、マスクの目合わせ精度の誤差が最悪と
なり、図４（ａ）に示すようにフォトレジスト膜１０の
開口部端１０ｄの位置と上層７ｂのソース端との間に
０.２μｍの隙間ｄ₄が生じても、フォトレジスト膜１０
がソース側へ０.５μｍフローすることによりＴ型ダミ
ーゲート７のソース側側壁面７ｓは図４（ｂ）に示すよ
うにフォトレジスト膜１０によって確実に覆われ、半導
体装置の歩留りが向上する。さらに、フォトレジスト膜
１０の開口部端１０ｄとの間に隙間がある場合には、フ
ォトレジスト膜１０のフロー長が仮定値よりも大きくな
ってもＴ型ダミーゲート７のソース側側壁面７ｓで止め
られるので、より歩留りが向上する。

【００２８】これに対し、Δｄ＝０.１μｍとすると、
ゲート電極のゲート長Ｌは０.８μｍであるから、従来
例の方法では厳しい目合わせ精度が要求される。すなわ
ち、従来例の方法では、上記実施例と同様左右に０.２
μｍの余裕を見込めば、フォトレジスト膜２５の端をゲ
ート電極の中央に目合わせするように設定して±０.２
μｍの誤差しか許容されず、厳しい目合わせ精度が要求
されることになる。

【００２９】従って、本発明の方法によれば、マスクの
目合わせ精度の要求精度が緩やかになり、従来例の製造
方法に比べて歩留まり良く製造することができる。

【００３０】なお、上記実施例では、ゲートフィンガー
数が２のゲート電極について説明したが、インターディ
ジタル型でない通常のゲート電極であっても良く、ま
た、フィンガー数が３以上の場合であっても良いのはも
ちろんである。

【００３１】次に、図５（ａ）〜（ｇ）及び図６（ｈ）
〜（ｎ）に本発明の他の実施例によるＧａＡｓ-ＭＥＳ
ＦＥＴの製造方法を示す。まず、図１〜図３の製造方法
と同様にして、半絶縁性ＧａＡｓ基板１の素子形成領域
にＳｉ原子をイオン注入してｎ型活性層３を形成〔図５
（ａ）〕した後、プラズマＣＶＤ法によりＳｉＮ_X膜４
及びＳｉＯ₂膜５を順次成膜する〔図５（ｂ）〕。つい
で、Ｔゲート形成領域においてＳｉＯ₂膜５の上にフォ
トレジスト膜６を形成し〔図５（ｃ）〕、フォトレジス
ト膜６をマスクとして、例えばＣＦ₄＋Ｈ₂ガスを用いた
ＲＩＥ法によりＳｉＮ_x膜４及びＳｉＯ₂膜５に異方性エ
ッチングを施す。ついで、ガスをＮ₂添加のＣＦ₄＋Ｏ₂
ガスに切り換えてＳｉＮ_x膜４に等方性エッチングを施
し、ＳｉＮ_X膜４の両側面をアンダーカットする。こう
してＳｉＯ₂膜５による上層７ｂとＳｉＮ_x膜４による下
層７ａとからなる２層構造のＴ型ダミーゲート７が作製
されると共に、Ｔ型ダミーゲート７間に残されたＳｉＮ
_X膜４により約１０００Åの膜厚のＳｉＮ_Xキャップ層４
ｄが形成される〔図６（ｄ）〕。

【００３２】Ｔ型ダミーゲート７の上のフォトレジスト
膜６を除去した後、フィールド部をフォトレジスト膜８
で覆ってＴ型ダミーゲート７及びフォトレジスト膜８を
マスクとし、Ｓｉ原子をＳｉＮ_xキャップ層４ｄごしに
高濃度イオン注入し、ドレイン及びソース領域９ｄ，９
ｓを形成する〔図６（ｅ）〕。続けて、フォトレジスト
膜８を除去し、Ｎ₂ガスの雰囲気中において８５０℃で
１５分間キャップアニールを行い、活性層３及びドレイ
ン及びソース領域９ｄ，９ｓの活性化を行う〔図６
（ｆ）〕。

【００３３】次に、図１〜図３の実施例と同様にして、
Ｔ型ダミーゲート７の部分で開口させるようにしてフォ
トレジスト膜１０を基板１の上に被着させた後、１５０
℃で２０分間ポストベークを行い、フォトレジスト膜１
０をリフローさせ、Ｔ型ダミーゲート７のソース側側壁
面７ｓをフォトレジスト膜１０によって被覆させる〔図
６（ｇ）（ｈ）〕。ついで、図７（ｉ）に示すように、
このフォトレジスト膜１０をマスクとし、Ｎ₂添加のＣ
Ｆ₄＋Ｏ₂ガスを用いてＲＩＥ法によるエッチングを施
し、Ｔ型ダミーゲート７間のＳｉＮ_Xキャップ層４ｄを
エッチング除去してドレイン領域９ｄを露出させると共
に、Ｔ型ダミーゲート７の下層７ａのドレイン側側壁面
７ｄをアンダーカットした後、フォトレジスト膜１０を
除去する。

【００３４】つぎに、Ｔ型ダミーゲート７の上からレジ
スト膜１１をスピンコートし〔図７（ｊ）〕、Ｏ₂ガス
を用いてＲＩＥ法によるエッチングを施してＴ型ダミー
ゲート７の上面をレジスト膜１１から露出させる〔図７
（ｋ）〕。この後、ＲＩＥ法によりレジスト膜１１を残
してＴ型ダミーゲート７をエッチング除去する〔図７
（ｌ）〕。そして、レジスト膜１１を用いてリフトオフ
法によりＴｉ／Ｐｔ／Ａｕからなるゲートフィンガー数
２のゲート電極１２を形成する〔図７（ｍ）〕。

【００３５】ついで、図７（ｎ）に示すように、ソース
領域９ｓのＳｉＮ_Xキャップ層４ｄを一部エッチング除
去してソース領域９ｓを露出させた後、フォトリソグラ
フィー工程によりソース領域９ｓ及びドレイン領域９ｄ
にそれぞれＡｕ：Ｇｅ／Ｎｉ／Ａｕよりなるソース電極
１３ｓ及びドレイン電極１３ｄを設ける。

【００３６】従って、本実施例によれば、ＳｉＮ_Xキャ
ップ層４ｄを用いてキャップアニールを行うことができ
るので、雰囲気ガスとして有害なＡｓＨ₃ガスを用いる
ことなくソース及びドレイン領域９ｓ，９ｄを活性化ア
ニールすることができる。

【００３７】なお、上記実施例では、ソース領域及びド
レイン領域を形成した後にＴ型ダミーゲートの下層のド
レイン側側壁面をエッチングしたが、この順序を逆に
し、Ｔ型ダミーゲートの下層のドレイン側側壁面をエッ
チングした後に、イオン注入してソース領域及びドレイ
ン領域を形成しても良い。

【００３８】

【発明の効果】本発明の方法によれば、Ｔ型ダミーゲー
ト法によりオフセットゲート構造の電界効果型半導体装
置を製作することができる。しかも、Ｔ型ダミーゲート
の下層をエッチングする際のエッチング条件によりゲー
ト・ドレイン間距離を大きくとることができるので、電
界効果型半導体装置の短チャネル効果を抑制し、ドレイ
ン耐圧を増大させることができるという利点があり、デ
バイスの信頼性を高めることができる。

【００３９】また、セルフアライメントプロセスの採用
によりゲート電極に極めて接近させてソース領域を形成
することができるので、ソース抵抗の低減により高い増
幅度を有する高性能な電界効果型半導体装置を製作する
ことができる。

【００４０】さらに、レジスト膜をフローさせることに
よってＴ型ダミーゲートのソース側側壁面を確実に覆っ
た後、Ｔ型ダミーゲートのドレイン側側壁面をエッチン
グできるので、レジスト膜を形成する際の目合わせ露光
技術の要求精度を低くすることができ、不良品率を低下
させて製品の歩留りを向上させ、デバイスの特性を均一
にすることができる。

【００４１】さらに、複数のゲートフィンガーを有する
電界効果型半導体装置にも適用できる。また、ゲート電
極の材質が耐熱性高融点金属に限定されないので、抵抗
の小さな電極材料を用いることができ、ゲート抵抗を小
さくできるという利点がある。

【図面の簡単な説明】

【図１】（ａ）（ｂ）（ｃ）（ｄ）は本発明の一実施例
による電界効果型半導体装置の製造方法を示す断面図で
ある。

【図２】（ｅ）（ｆ）（ｇ）（ｈ）（ｉ）は図１の分図
である。

【図３】（ｊ）（ｋ）（ｌ）（ｍ）（ｎ）は図１の分図
である。

【図４】（ａ）（ｂ）は同上の実施例による製造方法に
おいて、レジスト膜がＴゲートから外れている場合のレ
ジスト膜のポストベーキング工程を示す断面図である。

【図５】（ａ）（ｂ）（ｃ）は本発明の別な実施例によ
る電界効果型半導体装置の製造方法を示す断面図であ
る。

【図６】（ｄ）（ｅ）（ｆ）（ｇ）（ｈ）は図５の分図
である。

【図７】（ｉ）（ｊ）（ｋ）（ｌ）（ｍ）（ｎ）は図５
の分図である。

【図８】（ａ）（ｂ）（ｃ）は従来例による電界効果型
半導体装置の製造方法を示す断面図である。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ３ ｎ型活性層 ４ ＳｉＮ_X膜 ５ ＳｉＯ₂膜 ７ Ｔ型ダミーゲート ７ｄ，７ｓ Ｔ型ダミーゲートの側壁面 ９ｄ ドレイン領域（ｎ⁺注入層） ９ｓ ソース領域（ｎ⁺注入層） １０ フォトレジスト膜 １２ ゲート電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に設けられた活性層の上に
   幅狭の下層と幅広の上層とからなる２層構造のＴ型ダミ
   ーゲートを形成する第１の工程と、 当該Ｔ型ダミーゲートの上層をマスクとして前記半導体
   基板に高濃度イオン注入を行ってＴ型ダミーゲートの両
   側にソース及びドレイン領域を形成する第２の工程と、 前記Ｔ型ダミーゲートの中央よりソース側に開口部端が
   位置するようにＴ型ダミーゲートよりもソース側をレジ
   スト膜によって覆い、当該レジスト膜がフローする温度
   でポストベーキングを行った後、レジスト膜から露出し
   ている前記Ｔ型ダミーゲートの下層のドレイン側側壁面
   をエッチングする第３の工程と、 第２及び第３の工程の後、Ｔ型ダミーゲートの下層を原
   型としてゲート電極を形成する工程とからなることを特
   徴とする電界効果型半導体装置の製造方法。