JPH0828380B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0828380B2 JPH0828380B2 JP1052649A JP5264989A JPH0828380B2 JP H0828380 B2 JPH0828380 B2 JP H0828380B2 JP 1052649 A JP1052649 A JP 1052649A JP 5264989 A JP5264989 A JP 5264989A JP H0828380 B2 JPH0828380 B2 JP H0828380B2
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 title claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 4
- 239000004926 polymethyl methacrylate Substances 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 235000002906 tartaric acid Nutrition 0.000 description 1
- 239000011975 tartaric acid Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にリセス
段が２段になったゲートリセス構造（以下、リセス構造
という）とＴ型ゲートを有する電界効果トランジスタ及
びその製造方法に関するものである。
段が２段になったゲートリセス構造（以下、リセス構造
という）とＴ型ゲートを有する電界効果トランジスタ及
びその製造方法に関するものである。
第３図は従来の電界効果トランジスタのリセス構造と
Ｔ型ゲート電極構造を示した図である。図において、１
はGaAs基板、２は活性層、23′はＴ型のゲート電極、22
はリセス部、ｗはリセスの幅、ｔはリセスの深さ、ａは
ゲート電極23′の下の活性層２の厚さ、lgはゲート電極
23′の長さである。
Ｔ型ゲート電極構造を示した図である。図において、１
はGaAs基板、２は活性層、23′はＴ型のゲート電極、22
はリセス部、ｗはリセスの幅、ｔはリセスの深さ、ａは
ゲート電極23′の下の活性層２の厚さ、lgはゲート電極
23′の長さである。
次に第４図（ａ）〜（ｊ）を用いて従来の電界効果ト
ランジスタの製造方法について説明する。
ランジスタの製造方法について説明する。
まず、第４図（ａ）に示すように窒化膜３を基板１上
に形成された活性層２の上にプラズマCVD等で堆積し、
次に電子ビーム用レジスト，例えば、PMMA（ポリメチル
メタクリレート）レジスト20をスピンコート等で塗布す
る。
に形成された活性層２の上にプラズマCVD等で堆積し、
次に電子ビーム用レジスト，例えば、PMMA（ポリメチル
メタクリレート）レジスト20をスピンコート等で塗布す
る。
次に第４図（ｂ）のようにPMMAレジスト20に電子ビー
ム21を照射し、現像する事によって第４図（ｃ）によう
に開口部を形成する。
ム21を照射し、現像する事によって第４図（ｃ）によう
に開口部を形成する。
次に第４図（ｄ）のようにRIE等の手段を用いて窒化
膜をエッチングした後、第４図（ｅ）に示すように化学
エッチングによって活性層２をリセスエッチングし、リ
セス開口部22を形成する。
膜をエッチングした後、第４図（ｅ）に示すように化学
エッチングによって活性層２をリセスエッチングし、リ
セス開口部22を形成する。
その後、第４図（ｆ）に示すようにPMMAレジスト20を
除去した後、第４図（ｇ）のようにゲート金属23を蒸着
等の手段で全面に形成する。
除去した後、第４図（ｇ）のようにゲート金属23を蒸着
等の手段で全面に形成する。
次に第４図（ｈ）に示すようにネガレジスト24でＴ型
ゲートの頭部のパターン形成をした後、第４図（ｉ）の
ようにミーリング等の手段でゲート金属23をエッチング
し、ゲート電極23′を形成する。
ゲートの頭部のパターン形成をした後、第４図（ｉ）の
ようにミーリング等の手段でゲート金属23をエッチング
し、ゲート電極23′を形成する。
最後に第４図（ｊ）に示すようにネガレジスト24と窒
化膜３を除去する事によってリセス開口部22にＴ型のゲ
ート電極23′を有するリセス型Ｔ型ゲート電界効果トラ
ンジスタを完成する。
化膜３を除去する事によってリセス開口部22にＴ型のゲ
ート電極23′を有するリセス型Ｔ型ゲート電界効果トラ
ンジスタを完成する。
ここで本構造の電界効果トランジスタではゲート電極
23′の取付部の活性層２をエッチングにより所定の電流
値にするため、キャリア濃度Ｎに見合った活性層の厚さ
ａまで掘込むリセス構造となっている。このリセス構造
のリセス幅ｗとリセス深さｔにより、電界効果トランジ
スタのRF性能およびゲート逆方向耐圧が大きく左右され
る。またゲート逆方向耐圧を大きくするにつれてRF性能
が劣化するという傾向がある。これらの原因としてはゲ
ート逆方向耐圧を決定する空乏層の拡がり，及びRF特性
に大きな影響を与える寄生抵抗ならびに寄生容量がリセ
ス構造により大きく変化する事があげられ、リセス幅ｗ
とリセス深さｔの最適化が試みられている。しかしなが
ら、リセス幅ｗとリセス深さｔを制御する方法では高耐
圧化、高性能化に制約が多く、また従来の１段リセス構
造ではリセスエッヂへの電界集中が起こり、ゲート・ド
レイン間の電界集中を分散することができず、他方、こ
れらの寄生抵抗と寄生容量の改善策としてＴ型ゲート構
造も採用しているが、このＴ型ゲート構造の採用も１段
リセス構造では寄生抵抗や寄生容量の低減には十分効果
が発揮できない。
23′の取付部の活性層２をエッチングにより所定の電流
値にするため、キャリア濃度Ｎに見合った活性層の厚さ
ａまで掘込むリセス構造となっている。このリセス構造
のリセス幅ｗとリセス深さｔにより、電界効果トランジ
スタのRF性能およびゲート逆方向耐圧が大きく左右され
る。またゲート逆方向耐圧を大きくするにつれてRF性能
が劣化するという傾向がある。これらの原因としてはゲ
ート逆方向耐圧を決定する空乏層の拡がり，及びRF特性
に大きな影響を与える寄生抵抗ならびに寄生容量がリセ
ス構造により大きく変化する事があげられ、リセス幅ｗ
とリセス深さｔの最適化が試みられている。しかしなが
ら、リセス幅ｗとリセス深さｔを制御する方法では高耐
圧化、高性能化に制約が多く、また従来の１段リセス構
造ではリセスエッヂへの電界集中が起こり、ゲート・ド
レイン間の電界集中を分散することができず、他方、こ
れらの寄生抵抗と寄生容量の改善策としてＴ型ゲート構
造も採用しているが、このＴ型ゲート構造の採用も１段
リセス構造では寄生抵抗や寄生容量の低減には十分効果
が発揮できない。
このように上記のような従来の電界効果トランジスタ
では、高耐圧化，高性能化に制約が多く、ゲート逆方向
耐圧を向上させ、かつゲート・ソース間の寄生抵抗を低
減することは、１段リセス構造のリセス幅ｗとリセス深
さｔの最適化，及びＴ型ゲート構造の採用だけでは困難
であり、またこのような構造のリセスではゲート・ドレ
イン間の電界集中がリセスエッヂ１箇所に集中するとい
う問題があった。
では、高耐圧化，高性能化に制約が多く、ゲート逆方向
耐圧を向上させ、かつゲート・ソース間の寄生抵抗を低
減することは、１段リセス構造のリセス幅ｗとリセス深
さｔの最適化，及びＴ型ゲート構造の採用だけでは困難
であり、またこのような構造のリセスではゲート・ドレ
イン間の電界集中がリセスエッヂ１箇所に集中するとい
う問題があった。
そこで、上記従来例の１段リセス構造の改善をはかっ
たものとして以下に示すものがある。
たものとして以下に示すものがある。
即ち、第５図（ａ）〜（ｇ）は、特開昭61−89681号
公報に示された２段リセス構造を有する半導体装置の製
造方法の各主要工程を示しており、図において、31は半
導体基板、32はソース電極、33はドレイン電極、41はス
ペーサ膜、42はフォトレジスト膜、43は窓、44は第１の
開口部、45は凹部、46は第２の開口部、47は第１段のリ
セス、48は第２段のリセス、49はゲート電極である。
公報に示された２段リセス構造を有する半導体装置の製
造方法の各主要工程を示しており、図において、31は半
導体基板、32はソース電極、33はドレイン電極、41はス
ペーサ膜、42はフォトレジスト膜、43は窓、44は第１の
開口部、45は凹部、46は第２の開口部、47は第１段のリ
セス、48は第２段のリセス、49はゲート電極である。
次に製造方法について説明する。
まず、第５図（ａ）に示すように半導体基板31の主面
上に一定の間隔をおいてソース電極32及びドレイン電極
33を形成した後に、半導体基板31の主面上，ソース電極
32の表面上及びドレイン電極33の表面上にわたって半導
体基板31をエッチングする第１のエッチング液と異なる
第２のエッチング液でエッチングされる窒化シリコン
膜，酸化シリコン膜などからなるスペーサ膜41を形成す
る。
上に一定の間隔をおいてソース電極32及びドレイン電極
33を形成した後に、半導体基板31の主面上，ソース電極
32の表面上及びドレイン電極33の表面上にわたって半導
体基板31をエッチングする第１のエッチング液と異なる
第２のエッチング液でエッチングされる窒化シリコン
膜，酸化シリコン膜などからなるスペーサ膜41を形成す
る。
次に、第５図（ｂ）に示すように、スペーサ膜41の表
面上にフォトレジスト膜42を形成し、半導体基板31のソ
ース電極32とドレイン電極33との間のゲート電極を形成
すべき部分に対応するフォトレジスト膜42の部分にゲー
ト電極のパターンに対応するパターンを有する窓を形成
する。
面上にフォトレジスト膜42を形成し、半導体基板31のソ
ース電極32とドレイン電極33との間のゲート電極を形成
すべき部分に対応するフォトレジスト膜42の部分にゲー
ト電極のパターンに対応するパターンを有する窓を形成
する。
次に、第５図（ｃ）に示すように、窓43が形成された
フォトレジスト膜42をマスクとし、上記第２のエッチン
グ液を用いたエッチングによってスペーサ膜41に窓43の
パターンに対応するパターンを有する第１の開口部44を
形成する。
フォトレジスト膜42をマスクとし、上記第２のエッチン
グ液を用いたエッチングによってスペーサ膜41に窓43の
パターンに対応するパターンを有する第１の開口部44を
形成する。
次に第５図（ｄ）に示すように、第１の開口部44が形
成されたスペーサ膜41をマスクとし上記第１のエッチン
グ液を用いたエッチングによって半導体基板31の主面部
に第２のリセスを形成するための凹部45を形成する。
成されたスペーサ膜41をマスクとし上記第１のエッチン
グ液を用いたエッチングによって半導体基板31の主面部
に第２のリセスを形成するための凹部45を形成する。
次に第５図（ｅ）に示すように、再度、窓43が形成さ
れたフォトレジスト膜42をマスクとし上記第２のエッチ
ング液を用いたエッチングによってスペーサ膜41に第１
の開口部44のパターンを拡大して第１段のリセスのパタ
ーンに対応するパターンを有する第２の開口部46を形成
する。
れたフォトレジスト膜42をマスクとし上記第２のエッチ
ング液を用いたエッチングによってスペーサ膜41に第１
の開口部44のパターンを拡大して第１段のリセスのパタ
ーンに対応するパターンを有する第２の開口部46を形成
する。
次に、第５図（ｆ）に示すように、第２の開口部46が
形成されたスペーサ膜41をマスクとして上記第１のエッ
チング液を用いたエッチングによって半導体基板１の主
面部に第２の開口部46のパターンに対応するパターンを
有する第１段のリセス47を形成すると同時に第１段のリ
セス47の底面部に凹部45のパターンに対応する第２段の
リス48を形成する。
形成されたスペーサ膜41をマスクとして上記第１のエッ
チング液を用いたエッチングによって半導体基板１の主
面部に第２の開口部46のパターンに対応するパターンを
有する第１段のリセス47を形成すると同時に第１段のリ
セス47の底面部に凹部45のパターンに対応する第２段の
リス48を形成する。
最後に、第５図（ｇ）に示すように、窓42が形成され
たフォトレジスト膜42の表面上と第２段のリセス48の底
面上とにゲート電極形成用金属蒸着膜を形成し、リフト
オフ法によってフォトレジスト膜42をその表面上の金属
蒸着膜とともに除去して第２段のリセス48の底面上にゲ
ート電極49を形成し、２段リセス構造の素子を完成す
る。
たフォトレジスト膜42の表面上と第２段のリセス48の底
面上とにゲート電極形成用金属蒸着膜を形成し、リフト
オフ法によってフォトレジスト膜42をその表面上の金属
蒸着膜とともに除去して第２段のリセス48の底面上にゲ
ート電極49を形成し、２段リセス構造の素子を完成す
る。
上記の製造方法による半導体装置によれば、ゲート電
極形成部分を２段リセス構造とすることができるので、
リセスエッヂへの電界集中を緩和でき、素子の耐圧を大
きくすることができる。
極形成部分を２段リセス構造とすることができるので、
リセスエッヂへの電界集中を緩和でき、素子の耐圧を大
きくすることができる。
しかしながら、上記のような従来の電界効果トランジ
スタの製造方法によれば、リセスの中央部にゲート電極
が形成されるのでゲート・ソース間距離は常にゲート・
ドレイン間距離と等しくなり、素子のRF特性の向上につ
ながるドレイン耐圧の向上とゲート・ソース間容量，ソ
ース抵抗の低減を同時に図ることができなかった。ま
た、このような製造方法によれば、形成されるゲート電
極は台形状となり、ゲート長を0.5μｍ以下に形成する
ことは極めて困難であり、また、ゲート長の微細化を図
るためにはEBあるいはFIB等の装置の使用を必要とし、
量産の上で問題があった。さらにこのようなゲート電極
構造ではゲート長の微細化を図るにしたがってゲート断
面積が減少してしまい、ゲート抵抗を低減することが困
難であった。また、上記製造方法によれば、第１段のリ
セス47の幅は第５図（ｅ）の工程におけるスペーサ膜41
のサイドエッチングの程度により決定するが、このサイ
ドエッチの終点はフォトレジスト42の下に入り込んでお
り、終点検出が困難であるため、エッチングを制御性良
くしかも再現性良く形成することができなかった。この
ように従来の半導体装置，及びその製造方法では高耐圧
化・高性能化に制約が多く、ゲート逆方向耐圧を向上さ
せるとともにゲート抵抗，及びゲート・ソース間の寄生
抵抗を低減することは困難であった。
スタの製造方法によれば、リセスの中央部にゲート電極
が形成されるのでゲート・ソース間距離は常にゲート・
ドレイン間距離と等しくなり、素子のRF特性の向上につ
ながるドレイン耐圧の向上とゲート・ソース間容量，ソ
ース抵抗の低減を同時に図ることができなかった。ま
た、このような製造方法によれば、形成されるゲート電
極は台形状となり、ゲート長を0.5μｍ以下に形成する
ことは極めて困難であり、また、ゲート長の微細化を図
るためにはEBあるいはFIB等の装置の使用を必要とし、
量産の上で問題があった。さらにこのようなゲート電極
構造ではゲート長の微細化を図るにしたがってゲート断
面積が減少してしまい、ゲート抵抗を低減することが困
難であった。また、上記製造方法によれば、第１段のリ
セス47の幅は第５図（ｅ）の工程におけるスペーサ膜41
のサイドエッチングの程度により決定するが、このサイ
ドエッチの終点はフォトレジスト42の下に入り込んでお
り、終点検出が困難であるため、エッチングを制御性良
くしかも再現性良く形成することができなかった。この
ように従来の半導体装置，及びその製造方法では高耐圧
化・高性能化に制約が多く、ゲート逆方向耐圧を向上さ
せるとともにゲート抵抗，及びゲート・ソース間の寄生
抵抗を低減することは困難であった。
この発明は、係る問題点を解決するためになされたも
ので、寄生抵抗の低減や寄生容量の低減を図ることがで
き、RF性能及びゲート逆方向耐圧が大きい高性能で高耐
圧の再現性に優れた半導体装置の製造方法を提供するこ
とを目的とする。
ので、寄生抵抗の低減や寄生容量の低減を図ることがで
き、RF性能及びゲート逆方向耐圧が大きい高性能で高耐
圧の再現性に優れた半導体装置の製造方法を提供するこ
とを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板
上にダミーゲート部を残して幅の広い上段リセス部を形
成し、Ｔ型ゲート電極の頭部を形成するためのパターン
を形成した後、このパターンを活用してダミーゲートの
頭出しを行ない、幅の狭い下段リセス部をソース電極側
に近付けて形成して２段リセス構造を得、さらに下段リ
セス部にＴ型ゲート電極を形成するようにしたものであ
る。さらに詳細に言えば、半導体基板上の活性層上に第
１の窒化膜を形成し、第１のレジストパターンをマスク
として、該第１の窒化膜，及び活性層をエッチングし、
幅WGS′のゲート・ソースリセス部，幅WGD′のゲート・
ドレインリセス部，及び幅WG′のダミーゲート部を、W
GS′＜WGD′（但し、WGS′＋WG′＋WGD′＝Ｗ）の関係
に形成し、この第１のレジストパターン及び第１の窒化
膜を除去した後、基板全面に上記ダミーゲート部，ゲー
ト・ソースリセス部，及びゲート・ドレインリセス部を
埋め込むように第２の窒化膜を形成し、この上にＴ型ゲ
ート電極の頭部を形成するためのＴ型ゲート頭部開口部
を有する第２のレジストパターンを形成し、このパター
ンをマスクとして第２の窒化膜をエッチングし、ダミー
ゲート部の頭出しを行い、第２のレジスト，及び第２の
窒化膜をマスクとして幅WGの下段リセス部を形成すると
ともに、幅WGSの上段ゲート・ソースリセス部，及び幅W
GDの上段ゲート・ドレインリセス部（但し、WG＋WGD＋W
GS＝Ｗ）を形成し、その後、リフトオフ法，第２の窒化
膜を除去する工程を経て下段リセス部に幅広の頭部を有
するＴ型のゲート電極を形成し、２段リセス部にＴ型ゲ
ート電極が形成されたゲート構造を有する半導体装置を
得るようにしたものである。
上にダミーゲート部を残して幅の広い上段リセス部を形
成し、Ｔ型ゲート電極の頭部を形成するためのパターン
を形成した後、このパターンを活用してダミーゲートの
頭出しを行ない、幅の狭い下段リセス部をソース電極側
に近付けて形成して２段リセス構造を得、さらに下段リ
セス部にＴ型ゲート電極を形成するようにしたものであ
る。さらに詳細に言えば、半導体基板上の活性層上に第
１の窒化膜を形成し、第１のレジストパターンをマスク
として、該第１の窒化膜，及び活性層をエッチングし、
幅WGS′のゲート・ソースリセス部，幅WGD′のゲート・
ドレインリセス部，及び幅WG′のダミーゲート部を、W
GS′＜WGD′（但し、WGS′＋WG′＋WGD′＝Ｗ）の関係
に形成し、この第１のレジストパターン及び第１の窒化
膜を除去した後、基板全面に上記ダミーゲート部，ゲー
ト・ソースリセス部，及びゲート・ドレインリセス部を
埋め込むように第２の窒化膜を形成し、この上にＴ型ゲ
ート電極の頭部を形成するためのＴ型ゲート頭部開口部
を有する第２のレジストパターンを形成し、このパター
ンをマスクとして第２の窒化膜をエッチングし、ダミー
ゲート部の頭出しを行い、第２のレジスト，及び第２の
窒化膜をマスクとして幅WGの下段リセス部を形成すると
ともに、幅WGSの上段ゲート・ソースリセス部，及び幅W
GDの上段ゲート・ドレインリセス部（但し、WG＋WGD＋W
GS＝Ｗ）を形成し、その後、リフトオフ法，第２の窒化
膜を除去する工程を経て下段リセス部に幅広の頭部を有
するＴ型のゲート電極を形成し、２段リセス部にＴ型ゲ
ート電極が形成されたゲート構造を有する半導体装置を
得るようにしたものである。
この発明の半導体装置の製造方法では、ダミーゲート
部を残して上段リセスエッチングを行った後に、ダミー
ゲート部を頭出しして下段リセスエッチングを行う事に
よって寸法制御よく２段リセス構造を得るようにすると
共に、前記リセス段形成後にＴ型ゲート電極を形成する
ようにしたので、オフセット式２段リセス構造のＴ型ゲ
ート電極構造の電界効果トランジスタを従来技術の装置
類で十分に達成できるため、高耐圧・高性能な電界効果
トランジスタが安価で精度よく得られる。また幅の広い
リセス段と幅の狭いリセス段を容易に精度良く構成でき
る効果があり、前記リセス段形成時にゲート電極形成パ
ターンも精度よく形成される為に、Ｔ型ゲート電極の形
成も容易に精度良く達成できる。
部を残して上段リセスエッチングを行った後に、ダミー
ゲート部を頭出しして下段リセスエッチングを行う事に
よって寸法制御よく２段リセス構造を得るようにすると
共に、前記リセス段形成後にＴ型ゲート電極を形成する
ようにしたので、オフセット式２段リセス構造のＴ型ゲ
ート電極構造の電界効果トランジスタを従来技術の装置
類で十分に達成できるため、高耐圧・高性能な電界効果
トランジスタが安価で精度よく得られる。また幅の広い
リセス段と幅の狭いリセス段を容易に精度良く構成でき
る効果があり、前記リセス段形成時にゲート電極形成パ
ターンも精度よく形成される為に、Ｔ型ゲート電極の形
成も容易に精度良く達成できる。
以下、この発明の一実施例による半導体装置の製造方
法を図について説明する。
法を図について説明する。
第１図は、この発明の半導体装置の製造方法により得
られる半導体装置の一実施例としての電界効果トランジ
スタを示し、第２図（ａ）〜（ｇ）は第１図の半導体装
置の製造工程における各主要工程の一例を説明するため
の図である。
られる半導体装置の一実施例としての電界効果トランジ
スタを示し、第２図（ａ）〜（ｇ）は第１図の半導体装
置の製造工程における各主要工程の一例を説明するため
の図である。
これらの図において、第３図及び第４図と同一符号は
同一部分を示し、４は窒化膜３の上に塗布形成されるポ
ジ型レジスト、５は幅WG′を有する活性層２の上段部を
化学エッチングした時のダミーゲート部、６は幅WGS′
を有する活性層２の上段部を化学エッチングした時の上
段ゲート・ソースリセス開口部、７は幅WGD′を有する
活性層２の上段部を化学エッチングした時の上段ゲート
・ドレインリセス開口部、８はそれぞれの開口部6,7を
覆うように基板全面に堆積した窒化膜、９はＴ型ゲート
頭部を形成するためのレジスト、10はレジスト９のＴ型
ゲート頭部の開口部、11はダミーゲート５の頭出し部、
12は幅WGを有する活性層２の下段部を化学エッチングし
た下段リセス部、13は幅WGSを有する下段リセス部12を
形成した後に形成される上段ゲート・ソースリセス開口
部、14は同様に形成される幅WGDを有する上段ゲート・
ドレインリセス開口部、15は幅Ｗの上段のリセス幅、16
はゲート電極、16a,16bはゲート電極用金属、17はゲー
ト電極16のゲート長lgである。
同一部分を示し、４は窒化膜３の上に塗布形成されるポ
ジ型レジスト、５は幅WG′を有する活性層２の上段部を
化学エッチングした時のダミーゲート部、６は幅WGS′
を有する活性層２の上段部を化学エッチングした時の上
段ゲート・ソースリセス開口部、７は幅WGD′を有する
活性層２の上段部を化学エッチングした時の上段ゲート
・ドレインリセス開口部、８はそれぞれの開口部6,7を
覆うように基板全面に堆積した窒化膜、９はＴ型ゲート
頭部を形成するためのレジスト、10はレジスト９のＴ型
ゲート頭部の開口部、11はダミーゲート５の頭出し部、
12は幅WGを有する活性層２の下段部を化学エッチングし
た下段リセス部、13は幅WGSを有する下段リセス部12を
形成した後に形成される上段ゲート・ソースリセス開口
部、14は同様に形成される幅WGDを有する上段ゲート・
ドレインリセス開口部、15は幅Ｗの上段のリセス幅、16
はゲート電極、16a,16bはゲート電極用金属、17はゲー
ト電極16のゲート長lgである。
次に、第１図の電界効果トランジスタの製造方法を説
明する。
明する。
まず、第２図（ａ）において、GaAs半導体基板１上に
エピタキシャル成長により、あるいは基板１内にイオン
注入することにより、約１μｍ程度の層厚に活性層２を
形成する。その後、活性層２上にSiO,SiN,SiON等の窒化
膜３をプラズマCVD等の方法により1000Å〜2000Å堆積
し、その上にポジレジスト４を堆積して上段リセス部を
形成する為のパターニングをする。この時のレジストパ
ターンは、ダミーゲート形成部のパターン寸法が0.4〜
0.5μｍで、しかもソース・ゲート間リセス開口部の幅
がドレイン・ゲート間リセス開口部の幅よりも狭くなる
ように、好ましくはこれらの開口部の幅が1:2の比率で
形成されるようなパターン形状とする。
エピタキシャル成長により、あるいは基板１内にイオン
注入することにより、約１μｍ程度の層厚に活性層２を
形成する。その後、活性層２上にSiO,SiN,SiON等の窒化
膜３をプラズマCVD等の方法により1000Å〜2000Å堆積
し、その上にポジレジスト４を堆積して上段リセス部を
形成する為のパターニングをする。この時のレジストパ
ターンは、ダミーゲート形成部のパターン寸法が0.4〜
0.5μｍで、しかもソース・ゲート間リセス開口部の幅
がドレイン・ゲート間リセス開口部の幅よりも狭くなる
ように、好ましくはこれらの開口部の幅が1:2の比率で
形成されるようなパターン形状とする。
次に、第２図（ｂ）に示すように、このパターン４を
用いて、まず窒化膜３をRIE等で除去した後、活性層２
を化学エッチングでリセスエッチングし、幅WG′（0.
2μｍ）のダミーゲート５と幅WGS′の上段ゲート・ソー
スリセス開口部６と幅WGD′の上段ゲート・ドレインリ
セス開口部７を形成する。
用いて、まず窒化膜３をRIE等で除去した後、活性層２
を化学エッチングでリセスエッチングし、幅WG′（0.
2μｍ）のダミーゲート５と幅WGS′の上段ゲート・ソー
スリセス開口部６と幅WGD′の上段ゲート・ドレインリ
セス開口部７を形成する。
次に第２図（ｃ）に示す様に、ポジレジスト４と窒化
膜３を除去した後、活性層２の上にプラズマCVD等の方
法により窒化膜８を形成し、さらに窒化膜８の上にレジ
ストを形成し、Ｔ型ゲート電極の頭部を形成する為のＴ
型ゲート頭部開口部10を有するレジストパターン９を形
成する。但し、Ｔ型ゲート頭部開口部の幅は上記の上段
リセス開口部の長さＷ（＝WGD′＋WGS′＋WG′）よりも
短くなるようにパターン設計する。
膜３を除去した後、活性層２の上にプラズマCVD等の方
法により窒化膜８を形成し、さらに窒化膜８の上にレジ
ストを形成し、Ｔ型ゲート電極の頭部を形成する為のＴ
型ゲート頭部開口部10を有するレジストパターン９を形
成する。但し、Ｔ型ゲート頭部開口部の幅は上記の上段
リセス開口部の長さＷ（＝WGD′＋WGS′＋WG′）よりも
短くなるようにパターン設計する。
次に第２図（ｄ）に示すように窒化膜８をRIE等でエ
ッチングしダミーゲート５を頭出ししてダミーゲート頭
出し部11を得、続いて第２図（ｅ）に示す様に活性層２
を例えば酒石酸のウエットエッチング等により化学エッ
チングし、幅WGの下段リセス12を形成し、これによって
幅WGSを有する上段ゲート・ソースリセス開口部13と幅W
GDを有する上段ゲート・ドレインリセス開口部14を得
る。以上によって本発明の幅Ｗ（＝WGD＋WGS＋WG）の上
段リセス15と幅WGの下段リセス12とを、下段リセスの幅
WG12をWGS＜WGDの位置関係で形成し、ゲート・ドレイン
間隔よりもゲート・ソース間隔を狭くしたオフセット式
の２段リセス構造が形成される。
ッチングしダミーゲート５を頭出ししてダミーゲート頭
出し部11を得、続いて第２図（ｅ）に示す様に活性層２
を例えば酒石酸のウエットエッチング等により化学エッ
チングし、幅WGの下段リセス12を形成し、これによって
幅WGSを有する上段ゲート・ソースリセス開口部13と幅W
GDを有する上段ゲート・ドレインリセス開口部14を得
る。以上によって本発明の幅Ｗ（＝WGD＋WGS＋WG）の上
段リセス15と幅WGの下段リセス12とを、下段リセスの幅
WG12をWGS＜WGDの位置関係で形成し、ゲート・ドレイン
間隔よりもゲート・ソース間隔を狭くしたオフセット式
の２段リセス構造が形成される。
次に第１図（ｆ）のように、基板全面にショットキー
メタルとしてTi/Mo/Au,Ti/Al等の金属を電子ビーム蒸着
等の手段で約１μｍ堆積し、次にリフトオフ等でゲート
金属16a,16b、レジスト９を除去し、続いて窒化膜８を
ウエットエッチング等の方法により除去することによっ
て、第１図（ｇ）に示すゲート長lg17のオフセット式２
段リセスＴ型ゲート構造の電界効果トランジスタを得
る。
メタルとしてTi/Mo/Au,Ti/Al等の金属を電子ビーム蒸着
等の手段で約１μｍ堆積し、次にリフトオフ等でゲート
金属16a,16b、レジスト９を除去し、続いて窒化膜８を
ウエットエッチング等の方法により除去することによっ
て、第１図（ｇ）に示すゲート長lg17のオフセット式２
段リセスＴ型ゲート構造の電界効果トランジスタを得
る。
以上のように本発明の製造方法によれば、第２図
（ａ）〜（ｂ）の工程で示すように幅0.4〜0.5μｍを有
するダミーゲート形成用のレジスト４をマスクとして窒
化膜３及び活性層２を順次サイドエッチングして幅WG′
のダミーゲート５を形成し、しかもこのダミーゲート５
の幅WG′により、のちに形成されるＴ型ゲート16のゲー
ト長lgを決定するようにしたので、第２図（ａ）〜
（ｂ）の工程での活性層２のサイドエッチングを制御す
ることにより、ゲート長lgを0.5μｍ以下、例えば0.2μ
ｍにまで微細化することができ、微細なゲート電極16を
精度良く形成することができる。また、ゲート長の微細
化に伴ないゲート寄生容量も低減することができる。ま
た、ゲート電極16の形状をＴ型構造としたので、ゲート
電極の断面積を大きくすることができ、ゲート抵抗の低
減を図ることもできる。また、さらにはリセス部を２段
に形成するとともに幅の狭いリセス段をソース電極側に
近づけて配置している為、電界集中を分離でき、動作層
とバッファ層間のリーク電流を減少でき、ゲート・ドレ
イン間の電界を分散することができるとともに、ソース
・ゲート間抵抗の増大を抑制することができる。以上か
ら、RF特性を向上でき、素子の高性能化及び高耐圧化を
図ることができる。
（ａ）〜（ｂ）の工程で示すように幅0.4〜0.5μｍを有
するダミーゲート形成用のレジスト４をマスクとして窒
化膜３及び活性層２を順次サイドエッチングして幅WG′
のダミーゲート５を形成し、しかもこのダミーゲート５
の幅WG′により、のちに形成されるＴ型ゲート16のゲー
ト長lgを決定するようにしたので、第２図（ａ）〜
（ｂ）の工程での活性層２のサイドエッチングを制御す
ることにより、ゲート長lgを0.5μｍ以下、例えば0.2μ
ｍにまで微細化することができ、微細なゲート電極16を
精度良く形成することができる。また、ゲート長の微細
化に伴ないゲート寄生容量も低減することができる。ま
た、ゲート電極16の形状をＴ型構造としたので、ゲート
電極の断面積を大きくすることができ、ゲート抵抗の低
減を図ることもできる。また、さらにはリセス部を２段
に形成するとともに幅の狭いリセス段をソース電極側に
近づけて配置している為、電界集中を分離でき、動作層
とバッファ層間のリーク電流を減少でき、ゲート・ドレ
イン間の電界を分散することができるとともに、ソース
・ゲート間抵抗の増大を抑制することができる。以上か
ら、RF特性を向上でき、素子の高性能化及び高耐圧化を
図ることができる。
以上のようにこの発明の半導体装置の製造方法によれ
ば、半導体基板上にダミーゲート部を残して幅の広い上
段リセス部を形成し、Ｔ型ゲート電極の頭部を形成する
ためのパターンを形成した後、このパターンを活用して
ダミーゲートの頭出しを行ない、幅の狭い下段リセス部
をソース電極側に近付けて形成して２段リセス構造を得
た後、下段リセス部にＴ型ゲート電極を形成するように
したので、従来技術の装置類でオフセット式２段リセス
構造のＴ型ゲート電極構造の電界効果トランジスタを十
分に製造できるため、高耐圧，高性能な電界効果トラン
ジスタが安価で精度よく得られる効果がある。また幅の
広いリセス段と幅の狭いリセス段を容易に精度良く達成
できる効果があり、前記リセス段形成時にゲート電極形
成パターンも精度よく形成される為に、Ｔ型ゲート電極
の形成も容易に精度良く達成できる効果がある。
ば、半導体基板上にダミーゲート部を残して幅の広い上
段リセス部を形成し、Ｔ型ゲート電極の頭部を形成する
ためのパターンを形成した後、このパターンを活用して
ダミーゲートの頭出しを行ない、幅の狭い下段リセス部
をソース電極側に近付けて形成して２段リセス構造を得
た後、下段リセス部にＴ型ゲート電極を形成するように
したので、従来技術の装置類でオフセット式２段リセス
構造のＴ型ゲート電極構造の電界効果トランジスタを十
分に製造できるため、高耐圧，高性能な電界効果トラン
ジスタが安価で精度よく得られる効果がある。また幅の
広いリセス段と幅の狭いリセス段を容易に精度良く達成
できる効果があり、前記リセス段形成時にゲート電極形
成パターンも精度よく形成される為に、Ｔ型ゲート電極
の形成も容易に精度良く達成できる効果がある。
第１図は本発明の一実施例による半導体装置を示す断面
図、第２図（ａ）〜（ｇ）は本発明の一実施例による半
導体装置の製造方法を示す主要工程の断面図、第３図は
従来の半導体装置を示す断面図、第４図（ａ）〜（ｊ）
は第３図の半導体装置の製造方法を示す主要工程の断面
図、第５図（ａ）〜（ｇ）は他の従来例による半導体装
置の製造方法を示す主要工程の断面図である。 図において、１はGaAs基板、２は活性層、３は窒化膜、
４はポジ型レジスト、５はダミーゲート部、６は上段ゲ
ート・ソースリセス開口部、７は上段ゲート・ドレイン
リセス開口部、８は窒化膜、９はレジスト、10はＴ型ゲ
ート頭部開口部、11はダミーゲート頭出し部、12は下段
リセス部、13は上段ゲート・ソースリセス開口部、14は
上段ゲート・ドレインリセス開口部、15は上段リセス
幅、16はゲート電極、16a,16bはゲート金属、17はゲー
ト長である。 なお図中同一符号は同一又は相当部分を示す。
図、第２図（ａ）〜（ｇ）は本発明の一実施例による半
導体装置の製造方法を示す主要工程の断面図、第３図は
従来の半導体装置を示す断面図、第４図（ａ）〜（ｊ）
は第３図の半導体装置の製造方法を示す主要工程の断面
図、第５図（ａ）〜（ｇ）は他の従来例による半導体装
置の製造方法を示す主要工程の断面図である。 図において、１はGaAs基板、２は活性層、３は窒化膜、
４はポジ型レジスト、５はダミーゲート部、６は上段ゲ
ート・ソースリセス開口部、７は上段ゲート・ドレイン
リセス開口部、８は窒化膜、９はレジスト、10はＴ型ゲ
ート頭部開口部、11はダミーゲート頭出し部、12は下段
リセス部、13は上段ゲート・ソースリセス開口部、14は
上段ゲート・ドレインリセス開口部、15は上段リセス
幅、16はゲート電極、16a,16bはゲート金属、17はゲー
ト長である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】２段リセス部に幅広の頭部を有するＴ型の
ゲート電極を有する半導体装置の製造方法において、 半導体基板上の活性層上に第１の窒化膜を形成し、第１
のレジストパターンをマスクとして、該第１の窒化膜，
及び活性層をエッチングし、幅WGS′のゲート・ソース
リセス部，幅WGD′のゲート・ドレインリセス部，及び
幅WG′のダミーゲート部を、WGS′＜WGD′（但し、
WGS′＋WG′＋WGD′＝Ｗ）の関係に形成する第１の工程
と、 上記第１のレジストパターン及び第１の窒化膜を除去し
た後、基板全面に上記ダミーゲート部，ゲート・ソース
リセス部，及びゲート・ドレインリセス部を埋め込むよ
うに第２の窒化膜を形成し、該第２の窒化膜上にＴ型ゲ
ート電極の頭部を形成するためのＴ型ゲート頭部開口部
を有する第２のレジストパターンを形成する第２の工程
と、 該第２のレジストパターンをマスクとして上記第２の窒
化膜をエッチングし、上記ダミーゲート部の頭出しを行
う第３の工程と、 上記第２のレジスト，及び第２の窒化膜をマスクとして
上記活性層をエッチングし、幅WGの下段リセス部を形成
するとともに、幅WGSの上段ゲート・ソースリセス部，
及び幅WGDの上段ゲート・ドレインリセス部（但し、WG
＋WGD＋WGS＝Ｗ）を形成する第４の工程と、 基板全面にゲート電極金属を蒸着し、リフトオフ法によ
り上記第２のレジスト及びその上に形成されたゲート電
極金属を除去し、その後さらに上記第２の窒化膜を除去
して、上記下段リセス部に幅広の頭部を有するＴ型のゲ
ート電極を形成する第５の工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052649A JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
| DE1989616412 DE68916412T2 (de) | 1989-03-03 | 1989-11-29 | Halbleiteranordnung mit einem eingefügten Gate und Verfahren zur Herstellung. |
| EP19890312416 EP0385031B1 (en) | 1989-03-03 | 1989-11-29 | Semiconductor device with a recessed gate, and a production method thereof |
| US07/606,855 US5139968A (en) | 1989-03-03 | 1990-10-31 | Method of producing a t-shaped gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052649A JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231731A JPH02231731A (ja) | 1990-09-13 |
| JPH0828380B2 true JPH0828380B2 (ja) | 1996-03-21 |
Family
ID=12920698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052649A Expired - Lifetime JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0385031B1 (ja) |
| JP (1) | JPH0828380B2 (ja) |
| DE (1) | DE68916412T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2607310B2 (ja) * | 1990-11-30 | 1997-05-07 | ローム株式会社 | 電界効果トランジスタの製造方法 |
| FR2691013A1 (fr) * | 1992-05-07 | 1993-11-12 | Thomson Composants Microondes | Procédé de réalisation d'un transistor à effet de champ de puissance. |
| JPH06260507A (ja) * | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| DE102006022507A1 (de) * | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
| KR101670238B1 (ko) * | 2015-03-25 | 2016-10-28 | 경북대학교 산학협력단 | 반도체 소자 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1203822B (it) * | 1986-06-30 | 1989-02-23 | Selenia Ind Elettroniche | Struttura multistrato di fotopolimero per la realizzazione di un doppio incasso autoallineante su gaas |
| JPS63104380A (ja) * | 1986-10-20 | 1988-05-09 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS63208275A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 電界効果型トランジスタ |
-
1989
- 1989-03-03 JP JP1052649A patent/JPH0828380B2/ja not_active Expired - Lifetime
- 1989-11-29 DE DE1989616412 patent/DE68916412T2/de not_active Expired - Fee Related
- 1989-11-29 EP EP19890312416 patent/EP0385031B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02231731A (ja) | 1990-09-13 |
| EP0385031A1 (en) | 1990-09-05 |
| DE68916412T2 (de) | 1994-11-17 |
| DE68916412D1 (de) | 1994-07-28 |
| EP0385031B1 (en) | 1994-06-22 |
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