JPH0713959B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0713959B2 JPH0713959B2 JP61258932A JP25893286A JPH0713959B2 JP H0713959 B2 JPH0713959 B2 JP H0713959B2 JP 61258932 A JP61258932 A JP 61258932A JP 25893286 A JP25893286 A JP 25893286A JP H0713959 B2 JPH0713959 B2 JP H0713959B2
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- JP
- Japan
- Prior art keywords
- insulating film
- metal layer
- condition
- dry etching
- mask
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にマスク寸法
からのパターンシフト量が小さいことが要求される微細
な絶縁膜の加工工程を含む半導体装置の製造方法に関す
る。
からのパターンシフト量が小さいことが要求される微細
な絶縁膜の加工工程を含む半導体装置の製造方法に関す
る。
半導体素子の高速化にともない、素子の微細化が進行
し、層間絶縁膜のゲート開孔窓およびコンタクトホール
等の加工は、微細でかつマスク寸法に対するパターンシ
フトの少ない加工が要求されている。従来、この種の半
導体装置の製造方法は、これらの加工をホトリソグラフ
ィ技術によりパターニングされたレジスト層をマスク
に、CF4などの弗素系ガスによるドライエッチングで行
う構成となっていた。
し、層間絶縁膜のゲート開孔窓およびコンタクトホール
等の加工は、微細でかつマスク寸法に対するパターンシ
フトの少ない加工が要求されている。従来、この種の半
導体装置の製造方法は、これらの加工をホトリソグラフ
ィ技術によりパターニングされたレジスト層をマスク
に、CF4などの弗素系ガスによるドライエッチングで行
う構成となっていた。
上述した従来の半導体装置の製造方法は、ホトリソグラ
フィ技術によりパターニングされたレジスト層をマスク
にCF4などの弗素系ガスによるドライエッチングで絶縁
膜を加工する構成となっているので、このCF4などの弗
素系ガスによるドライエッチングは、レジスト層に対す
る絶縁膜のエッチングレートの比、即ち選択比はあまり
大きくなく２程度であり、またレジスト層のマスクの縁
の形状は完全な垂直ではなく、テーパー状となっている
ため、絶縁膜の加工を終わるまでにレジスト層もエッチ
ングされて寸法が変化し、マスク寸法に対する絶縁膜の
加工寸法変換差が0.3μｍ程度と大きくなり、ゲート開
孔窓やコンタクトホールの加工寸法制御が難かしいとい
う問題点があった。
フィ技術によりパターニングされたレジスト層をマスク
にCF4などの弗素系ガスによるドライエッチングで絶縁
膜を加工する構成となっているので、このCF4などの弗
素系ガスによるドライエッチングは、レジスト層に対す
る絶縁膜のエッチングレートの比、即ち選択比はあまり
大きくなく２程度であり、またレジスト層のマスクの縁
の形状は完全な垂直ではなく、テーパー状となっている
ため、絶縁膜の加工を終わるまでにレジスト層もエッチ
ングされて寸法が変化し、マスク寸法に対する絶縁膜の
加工寸法変換差が0.3μｍ程度と大きくなり、ゲート開
孔窓やコンタクトホールの加工寸法制御が難かしいとい
う問題点があった。
本発明の目的は、マスク寸法に対する絶縁膜の加工寸法
変換差が少なく、微細なゲート開孔窓や半導体装置の製
造方法を提供することにある。
変換差が少なく、微細なゲート開孔窓や半導体装置の製
造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に形成
された加工対象の絶縁膜上に、ドライエッチングのガス
組成条件を含む第１の条件のときのエッチングレートが
前記絶縁膜より十分小さいタングステンシリサイドによ
る金属層を形成する工程と、前記金属層上に前記ドライ
エッチングのガス組成条件を含む第２の条件のときのエ
ッチングレートが前記金属層より十分小さく、かつパタ
ーニングされたレジスト層を形成する工程と、前記レジ
スト層をマスクに前記金属層を前記第２の条件でドライ
エッチングする工程と、前記ドライエッチングされた金
属層をマスクに前記絶縁膜を前記第１の条件でドライエ
ッチングする工程とを有し、前記第１の条件の組成ガス
の１つとしてSF6ガスを選択して使用し、前記第２の条
件の組成ガスの１つとしてCF4及び20％のH2を含むガス
を選択して使用するようにして構成される。
された加工対象の絶縁膜上に、ドライエッチングのガス
組成条件を含む第１の条件のときのエッチングレートが
前記絶縁膜より十分小さいタングステンシリサイドによ
る金属層を形成する工程と、前記金属層上に前記ドライ
エッチングのガス組成条件を含む第２の条件のときのエ
ッチングレートが前記金属層より十分小さく、かつパタ
ーニングされたレジスト層を形成する工程と、前記レジ
スト層をマスクに前記金属層を前記第２の条件でドライ
エッチングする工程と、前記ドライエッチングされた金
属層をマスクに前記絶縁膜を前記第１の条件でドライエ
ッチングする工程とを有し、前記第１の条件の組成ガス
の１つとしてSF6ガスを選択して使用し、前記第２の条
件の組成ガスの１つとしてCF4及び20％のH2を含むガス
を選択して使用するようにして構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための製造工程順に示した半導体装置の断面図であ
る。
るための製造工程順に示した半導体装置の断面図であ
る。
まず、第１図（ａ）に示すように、半導体基板１上に加
工対象のSiO2の絶縁膜２を厚さ約１μｍ、CVD法により
形成する。
工対象のSiO2の絶縁膜２を厚さ約１μｍ、CVD法により
形成する。
次に、第１図（ｂ）に示すように、絶縁膜２上にタング
ステンシリサイド（WSi）の金属層３を厚さ約0.2μｍス
パッタ法により蒸着する。
ステンシリサイド（WSi）の金属層３を厚さ約0.2μｍス
パッタ法により蒸着する。
次に、第１図（ｃ）に示すように、金属層３上にパター
ニングされたレジスト層４をホトリソグラフィ技術等を
用いて形成する。
ニングされたレジスト層４をホトリソグラフィ技術等を
用いて形成する。
WSiの金属層３は、ドライエッチングの条件を変えるこ
とにより大きくエッチングレートを変えることができ、
絶縁膜２より十分小さく、また、レジスト層４より十分
大きなエッチングレートを得ることができる。
とにより大きくエッチングレートを変えることができ、
絶縁膜２より十分小さく、また、レジスト層４より十分
大きなエッチングレートを得ることができる。
次に、第１図（ｄ）に示すように、SF6ガスを用いたド
ライエッチングにより、レジスト層４をマスクにして金
属層３をパターニングする。このときのドライエッチン
グの条件は、エッチングレートが金属層３に対して約10
00Å/min、レジスト層４に対して約200Å/minになるよ
うに選ぶ。
ライエッチングにより、レジスト層４をマスクにして金
属層３をパターニングする。このときのドライエッチン
グの条件は、エッチングレートが金属層３に対して約10
00Å/min、レジスト層４に対して約200Å/minになるよ
うに選ぶ。
次に、第１図（ｅ）に示すように、レジスト層４を除去
した後、CF4と20％のH2を含むガスを用いたドライエッ
チングにより、パターニングされた金属層３をマスクに
して絶縁膜２をパターニングする。このときのドライエ
ッチングの条件は、エッチングレートが金属層３に対し
て約50Å/min、絶縁膜２に対して約300Å/minになるよ
う選ぶ。
した後、CF4と20％のH2を含むガスを用いたドライエッ
チングにより、パターニングされた金属層３をマスクに
して絶縁膜２をパターニングする。このときのドライエ
ッチングの条件は、エッチングレートが金属層３に対し
て約50Å/min、絶縁膜２に対して約300Å/minになるよ
う選ぶ。
そして、第１図（ｆ）に示すように、金属層３を除去
し、パターニングされたレジスト層４のマスク寸法に対
し加工寸法変換差の少ない絶縁膜２が得られる。
し、パターニングされたレジスト層４のマスク寸法に対
し加工寸法変換差の少ない絶縁膜２が得られる。
第２図（ａ）〜（ｈ）は本発明の第２の実施例を説明す
るための製造工程順に示した半導体装置の断面図であ
る。
るための製造工程順に示した半導体装置の断面図であ
る。
この第２の実施例は、本発明をGaAsショットキーバリア
型電界効果トランジスタ（MESFET）に適用した場合を示
すものである。
型電界効果トランジスタ（MESFET）に適用した場合を示
すものである。
まず、第２図（ａ）に示すように、イオン注入法により
能動層５及びn+高濃度層６を形成した半導体基板１上に
SiO2の絶縁膜２を厚さ約0.3μｍ、CVD法により形成す
る。
能動層５及びn+高濃度層６を形成した半導体基板１上に
SiO2の絶縁膜２を厚さ約0.3μｍ、CVD法により形成す
る。
次に、第２図（ｂ）に示すように、絶縁膜２上にWSiの
金属層３を厚さ0.2μｍ、スパッタ法により蒸着し、第
２図（ｃ）に示すように、能動層５上のみ開孔したレジ
スト層４をパターニングする。
金属層３を厚さ0.2μｍ、スパッタ法により蒸着し、第
２図（ｃ）に示すように、能動層５上のみ開孔したレジ
スト層４をパターニングする。
次に、第２図（ｄ）に示すように、レジスト層４をマス
クにSF6ガスを用いたドライエッチングにより金属層３
をパターニングする。このときのドライエッチングの条
件は、第１の実施例の金属層３のパターニングのときと
同一である。
クにSF6ガスを用いたドライエッチングにより金属層３
をパターニングする。このときのドライエッチングの条
件は、第１の実施例の金属層３のパターニングのときと
同一である。
次に、第２図（ｅ）に示すように、レジスト層４を除去
後、パターニングされた金属層３をマスクにCF4と20％
のH2を含むガスを用いたドライエッチングにより、絶縁
膜２の加工を行ないゲート開孔窓７を形成する。このと
きのドライエッチングの条件は、第１の実施例の絶縁膜
２のパターニングのときと同一である。
後、パターニングされた金属層３をマスクにCF4と20％
のH2を含むガスを用いたドライエッチングにより、絶縁
膜２の加工を行ないゲート開孔窓７を形成する。このと
きのドライエッチングの条件は、第１の実施例の絶縁膜
２のパターニングのときと同一である。
次に、第２図（ｆ）に示すように、ゲート開孔窓７及び
絶縁膜２上の全面にWSiのゲート金属層を厚さ約0.3μ
ｍ、スパッタ法により蒸着し、SF6ガスを用いたドライ
エッチングによりゲート開孔窓７周辺のみ残してゲート
金属層を除去し、ゲート電極８を形成する。
絶縁膜２上の全面にWSiのゲート金属層を厚さ約0.3μ
ｍ、スパッタ法により蒸着し、SF6ガスを用いたドライ
エッチングによりゲート開孔窓７周辺のみ残してゲート
金属層を除去し、ゲート電極８を形成する。
次に、第２図（ｇ）に示すようにn+高濃度層６上の絶縁
膜２をCF4ガスを用いたドライエッチングにより加工
し、ドレイン・ソース開孔窓を形成し、第２図（ｈ）に
示すように、リフト法によりドレイン・ソース開孔窓の
みにAu−Ge/Niのオートミック電極を形成し、ドレイン
・ソース電極９を得る。
膜２をCF4ガスを用いたドライエッチングにより加工
し、ドレイン・ソース開孔窓を形成し、第２図（ｈ）に
示すように、リフト法によりドレイン・ソース開孔窓の
みにAu−Ge/Niのオートミック電極を形成し、ドレイン
・ソース電極９を得る。
この第２の実施例によると、ゲート開孔窓７の加工精度
を加工変換差で0.1μｍ以下とすることができ、FETのし
きい値電圧Vthの均一性が向上する。
を加工変換差で0.1μｍ以下とすることができ、FETのし
きい値電圧Vthの均一性が向上する。
以上説明したように本発明は、絶縁膜とパターニングさ
れたレジスト層との間に、ドライエッチングのガス組成
条件を含む条件を変えることによりレジスト層より十分
大きく、かつ絶縁膜より十分小さいエッチングレートの
得られるタングステンシリサイドの金属層を形成し、そ
れぞれ所定のドライエッチングの条件でレジスト層のパ
ターンを一度金属層に転写した後、この金属層をマスク
に絶縁膜の加工を行うことにより、マスク寸法に対する
加工変換差の少ない絶縁膜の加工を行うことができ、微
細なゲート開孔窓やコンタクトホールの加工寸法制御性
を向上させることができ、また、均一な特性の半導体装
置を得ることができる効果がある。
れたレジスト層との間に、ドライエッチングのガス組成
条件を含む条件を変えることによりレジスト層より十分
大きく、かつ絶縁膜より十分小さいエッチングレートの
得られるタングステンシリサイドの金属層を形成し、そ
れぞれ所定のドライエッチングの条件でレジスト層のパ
ターンを一度金属層に転写した後、この金属層をマスク
に絶縁膜の加工を行うことにより、マスク寸法に対する
加工変換差の少ない絶縁膜の加工を行うことができ、微
細なゲート開孔窓やコンタクトホールの加工寸法制御性
を向上させることができ、また、均一な特性の半導体装
置を得ることができる効果がある。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための製造工程順に示した半導体装置の断面図、第２
図（ａ）〜（ｈ）は本発明の第２の実施例を説明するた
めの製造工程順に示した半導体装置の断面図である。 １…半導体基板、２…絶縁膜、３…金属層、４…レジス
ト層、５…能動層、６…n+高濃度層、７…ゲート開孔
窓、８…ゲート電極、９…ドレイン・ゲート電極。
るための製造工程順に示した半導体装置の断面図、第２
図（ａ）〜（ｈ）は本発明の第２の実施例を説明するた
めの製造工程順に示した半導体装置の断面図である。 １…半導体基板、２…絶縁膜、３…金属層、４…レジス
ト層、５…能動層、６…n+高濃度層、７…ゲート開孔
窓、８…ゲート電極、９…ドレイン・ゲート電極。
Claims (1)
- 【請求項１】半導体基板上に形成された加工対象の絶縁
膜上に、ドライエッチングのガス組成条件を含む第１の
条件のときのエッチングレートが前記絶縁膜より十分小
さいタングステンシリサイドの金属層を形成する工程
と、前記金属層上に前記ドライエッチングのガス組成条
件を含む第２の条件のときのエッチングレートが前記金
属層より十分小さく、かつパターニングされたレジスト
層を形成する工程と、前記レジスト層をマスクに前記金
属層を前記第２の条件でドライエッチングする工程と、
前記ドライエッチングされた金属層をマスクに前記絶縁
膜を前記第１の条件でドライエッチングする工程とを有
し、前記第１の条件の組成ガスの１つとしてSF6ガスを
選択して使用し、前記第２の条件の組成ガスの１つとし
てCF4及び20％のH2を含むガスを選択して使用するよう
にしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258932A JPH0713959B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258932A JPH0713959B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63110729A JPS63110729A (ja) | 1988-05-16 |
| JPH0713959B2 true JPH0713959B2 (ja) | 1995-02-15 |
Family
ID=17327043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258932A Expired - Fee Related JPH0713959B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713959B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807082B1 (ko) * | 2001-12-29 | 2008-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854633A (ja) * | 1981-09-29 | 1983-03-31 | Toshiba Corp | 微細加工方法 |
| JPS5994826A (ja) * | 1982-11-22 | 1984-05-31 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-10-29 JP JP61258932A patent/JPH0713959B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63110729A (ja) | 1988-05-16 |
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|---|---|---|---|
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