JPS63110729A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63110729A JPS63110729A JP25893286A JP25893286A JPS63110729A JP S63110729 A JPS63110729 A JP S63110729A JP 25893286 A JP25893286 A JP 25893286A JP 25893286 A JP25893286 A JP 25893286A JP S63110729 A JPS63110729 A JP S63110729A
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- insulating film
- mask
- dry etching
- metallic layer
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000001312 dry etching Methods 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 9
- 230000009466 transformation Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 47
- 238000006243 chemical reaction Methods 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にマスク寸法
からのパターンシフト量が小さいことが要求される微細
な絶縁膜の加工工程を含む半導体装置の製造方法に関す
る。
からのパターンシフト量が小さいことが要求される微細
な絶縁膜の加工工程を含む半導体装置の製造方法に関す
る。
半導体素子の高速化にともない、素子の微細化が進行し
、層間絶縁膜のゲート開化窓およびコンタクトホール等
の加工は、＠細でかつマスク寸法に対するパターンシフ
トの少ない加工が要求されている。従来、この種の半導
体装置の製造方法は、これらの加工をホトリソグラフィ
技術によりパターニングされたレジスト層をマスクに、
ＣＦ４などの弗素系ガスによるドライエツチングで行う
構成となっていた。
、層間絶縁膜のゲート開化窓およびコンタクトホール等
の加工は、＠細でかつマスク寸法に対するパターンシフ
トの少ない加工が要求されている。従来、この種の半導
体装置の製造方法は、これらの加工をホトリソグラフィ
技術によりパターニングされたレジスト層をマスクに、
ＣＦ４などの弗素系ガスによるドライエツチングで行う
構成となっていた。
上述した従来の半導体装置の製造方法は、ホトリソグラ
フィ技術によりパターニングされたレジスｌ〜層をマス
クに、ＣＦ４などの弗素系ガスによるドライエツチング
で絶縁膜を加工する構成となっているので、このＣＦ４
などの弗素系ガスによるドライエツチングは、レジスト
層に対する絶縁膜のエツチングレートの比、即ち選択比
はあまり大きくなく２程度であり、またレジスト層のマ
スクの縁の形状は完全な垂直ではなく、テーパー状とな
っているため、絶縁膜の加工を終わるまでにレジスト層
もエツチングされて寸法が変化し、マスク寸法に対する
絶縁膜の加工寸法変換差が０．３μｍ程度と大きくなり
、ゲート開孔窓やコンタクトホールの加工寸法制御が難
かしいという問題点があった。
フィ技術によりパターニングされたレジスｌ〜層をマス
クに、ＣＦ４などの弗素系ガスによるドライエツチング
で絶縁膜を加工する構成となっているので、このＣＦ４
などの弗素系ガスによるドライエツチングは、レジスト
層に対する絶縁膜のエツチングレートの比、即ち選択比
はあまり大きくなく２程度であり、またレジスト層のマ
スクの縁の形状は完全な垂直ではなく、テーパー状とな
っているため、絶縁膜の加工を終わるまでにレジスト層
もエツチングされて寸法が変化し、マスク寸法に対する
絶縁膜の加工寸法変換差が０．３μｍ程度と大きくなり
、ゲート開孔窓やコンタクトホールの加工寸法制御が難
かしいという問題点があった。
本発明の目的は、マスク寸法に対する絶縁膜の加工寸法
変換差が少なく、微細なゲート開孔窓やコンタクトホー
ルの加工寸法制御が容易にできる半導体装置の製造方法
を提供することにある。
変換差が少なく、微細なゲート開孔窓やコンタクトホー
ルの加工寸法制御が容易にできる半導体装置の製造方法
を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に形成
された絶縁股上に、ドライエツチングの第１の条件のと
きのエツチングレートが前記絶縁膜より十分小さい金属
層を形成する工程と、前記金属層上に前記ドライエツチ
ングの第２の条件のときのエラチングレーＩ〜が前記金
属層より十分小さく、かつパターニングされたレジスト
層を形成する工程と、前記レジスト層をマスクに前記金
属層を前記第２の条件でドライエツチングする工程と、
前記ドライエツチングされた金属層をマスクに前記絶縁
膜を前記第１の条件でドライエツチングする工程とを有
している。
された絶縁股上に、ドライエツチングの第１の条件のと
きのエツチングレートが前記絶縁膜より十分小さい金属
層を形成する工程と、前記金属層上に前記ドライエツチ
ングの第２の条件のときのエラチングレーＩ〜が前記金
属層より十分小さく、かつパターニングされたレジスト
層を形成する工程と、前記レジスト層をマスクに前記金
属層を前記第２の条件でドライエツチングする工程と、
前記ドライエツチングされた金属層をマスクに前記絶縁
膜を前記第１の条件でドライエツチングする工程とを有
している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための製造工程順に示した半導体装置の断面図である
。
るための製造工程順に示した半導体装置の断面図である
。
まず、第１図（ａ）に示すように、半導体基板１上にＳ
ｉＯ□の絶縁膜２を厚さ約１μｍ、ＣＶＤ法により形成
する。
ｉＯ□の絶縁膜２を厚さ約１μｍ、ＣＶＤ法により形成
する。
次に、第１図（ｂ）に示すように、絶縁膜２上にタング
ステンシリサイド（ＷＳｉ＞の金属層３を厚さ約０．２
μｍスパッタ法により蒸着する。
ステンシリサイド（ＷＳｉ＞の金属層３を厚さ約０．２
μｍスパッタ法により蒸着する。
次に、第１図（ｃ）に示すように、金属層３上にパター
ニングされたレジスト層４をホトリソグラフィ技術等を
用いて形成する。
ニングされたレジスト層４をホトリソグラフィ技術等を
用いて形成する。
ＷＳｉの金属層３は、ドライエツチングの条件を変える
ことにより大きくエツチングレートを変えることができ
、絶縁膜２より大分小さく、また、レジスト層４より十
分大きなエツチングレートを得ることができる。
ことにより大きくエツチングレートを変えることができ
、絶縁膜２より大分小さく、また、レジスト層４より十
分大きなエツチングレートを得ることができる。
次に、第１図（ｄ）に示すように、ＳＦ６ガスを用いた
ドライエツチングにより、レジスト層４をマスクにして
金属層３をパターニングする。このときのドライエツチ
ングの条件は、エツチングレートが金属ｐ１Ｂに対して
約１０００人／ｍｉｎ、レジスト層４に対して約２００
人／ｍｉｎになるように選ぶ。
ドライエツチングにより、レジスト層４をマスクにして
金属層３をパターニングする。このときのドライエツチ
ングの条件は、エツチングレートが金属ｐ１Ｂに対して
約１０００人／ｍｉｎ、レジスト層４に対して約２００
人／ｍｉｎになるように選ぶ。
次に、第１図（ｅ）に示すように、レジスト層４を除去
した後、ＣＦ４と２０％のＨ２を含むガスを用いたドラ
イエツチングにより、パターニングされた金属層３をマ
スクにして絶縁膜２をパターニングする。このときのド
ライエツチングの条件は、エツチングレートが金属層３
に対して約５０人／ｎｉ口、絶縁膜２に対して約３００
人、／ｍｉｎになるよう選ぶ。
した後、ＣＦ４と２０％のＨ２を含むガスを用いたドラ
イエツチングにより、パターニングされた金属層３をマ
スクにして絶縁膜２をパターニングする。このときのド
ライエツチングの条件は、エツチングレートが金属層３
に対して約５０人／ｎｉ口、絶縁膜２に対して約３００
人、／ｍｉｎになるよう選ぶ。
そして、第１図（ｆ）に示すように、金属層３を除去し
、パターニングされたレジスト層４のマスク寸法に対し
加工寸法変換差の少ない絶縁膜２が得られる。
、パターニングされたレジスト層４のマスク寸法に対し
加工寸法変換差の少ない絶縁膜２が得られる。
第２図（ａ）〜（ｈ）は本発明の第２の実施例を説明す
るための製造工程順に示した半導体装置の断面図である
。
るための製造工程順に示した半導体装置の断面図である
。
この第２の実施例は、本発明をＧａＡｓショットキーバ
リア型電界効果トランジスタ（ＭＥＳＦＥＴ）に適用し
た場合を示すものである。
リア型電界効果トランジスタ（ＭＥＳＦＥＴ）に適用し
た場合を示すものである。
まず、第２図（ａ）に示すように、イオン注入法により
能動層５及びｎ＋高濃度層６を形成した半導体基板１上
に５ｉ０２の絶縁膜２を厚さ約０．３μｍ、ＣＶＤ法に
より形成する。
能動層５及びｎ＋高濃度層６を形成した半導体基板１上
に５ｉ０２の絶縁膜２を厚さ約０．３μｍ、ＣＶＤ法に
より形成する。
次に、第２図（ｂ）に示すように、絶縁膜２上にＷＳｉ
の金属層３を厚さ約０．２μｍ、スパッタ法により蒸着
し、第２図（ｃ）に示すように、能動層５上のみ開孔し
たレジスト層４をパターニングする。
の金属層３を厚さ約０．２μｍ、スパッタ法により蒸着
し、第２図（ｃ）に示すように、能動層５上のみ開孔し
たレジスト層４をパターニングする。
次に、第２図（ｄ）に示すように、レジスト層４をマス
クにＳＦ６ガスを用いたドライエツチングにより金属層
３をパターニングする。このときのドライエツチングの
条件は、第１の実施例の金属層３のパターニングのとき
と同一である。
クにＳＦ６ガスを用いたドライエツチングにより金属層
３をパターニングする。このときのドライエツチングの
条件は、第１の実施例の金属層３のパターニングのとき
と同一である。
次に、第２図（ｅ）に示すように、レジスト層４を除去
後、パターニングされた金属層３をマスクにＣＦ４と２
０％の１１２を含むガスを用いたドライエツチングによ
り、絶縁膜２の加工を行ないゲート開化窓７を形成する
。このときのドライエツチングの条件は、第１の実施例
の絶縁膜２のパターニングのときと同一である。
後、パターニングされた金属層３をマスクにＣＦ４と２
０％の１１２を含むガスを用いたドライエツチングによ
り、絶縁膜２の加工を行ないゲート開化窓７を形成する
。このときのドライエツチングの条件は、第１の実施例
の絶縁膜２のパターニングのときと同一である。
次に、第２図（ｆ）に示すように、ゲート開孔窓７及び
絶縁膜２上の全面にＷＳｉのゲート金属層を厚さ約０．
３μｍ、スパッタ法により蒸着し、ＳＦ６ガスを用いた
ドライエツチングによりゲート開孔窓７周辺のみ残して
ゲート金属層を除去し、ゲート電極８を形成する。
絶縁膜２上の全面にＷＳｉのゲート金属層を厚さ約０．
３μｍ、スパッタ法により蒸着し、ＳＦ６ガスを用いた
ドライエツチングによりゲート開孔窓７周辺のみ残して
ゲート金属層を除去し、ゲート電極８を形成する。
次に、第２図（ｇ＞に示すように、ｎ＋高濃度層６上の
絶縁膜２をＣＦ４ガスを用いたドライエツチングにより
加工し、ドレイン・ソース開孔窓を形成し、第２図（ｈ
）に示すように、リフト法によりトレイン・ソース開孔
窓のみに＾ｕ−Ｇｅ／Ｎｉのオーミック電極を形成し、
ドレイン・ソース電極９を得る。
絶縁膜２をＣＦ４ガスを用いたドライエツチングにより
加工し、ドレイン・ソース開孔窓を形成し、第２図（ｈ
）に示すように、リフト法によりトレイン・ソース開孔
窓のみに＾ｕ−Ｇｅ／Ｎｉのオーミック電極を形成し、
ドレイン・ソース電極９を得る。
この第２の実施例によると、ゲー１へ開孔窓７の加工精
度を加工変換差で０．１μｍ以下とすることができ、Ｆ
ＥＴのしきい値電圧Ｖｔｈの均一性が向上する。
度を加工変換差で０．１μｍ以下とすることができ、Ｆ
ＥＴのしきい値電圧Ｖｔｈの均一性が向上する。
以上説明したように本発明は、絶縁膜とパターニングさ
れたレジスト層との間に、ドライエツチングの条件によ
りレジスト層より十分大きく、かつ絶縁膜より十分少さ
いエツチングレートの得られる金属層を形成し、それぞ
れ所定のドライエツチングの条件でレジスト層のパター
ンを一度金属層に転写した後、この金属層をマスクに絶
縁膜の加工を行うことにより、マスク寸法に対する加工
変換差の少ない絶縁膜の加工を行うことができ、微細な
ゲート開孔窓やコンタクトホールの加工寸法制御性を向
上させることができ、また、均一な特性の半導体装置を
得ることができる効果がある。
れたレジスト層との間に、ドライエツチングの条件によ
りレジスト層より十分大きく、かつ絶縁膜より十分少さ
いエツチングレートの得られる金属層を形成し、それぞ
れ所定のドライエツチングの条件でレジスト層のパター
ンを一度金属層に転写した後、この金属層をマスクに絶
縁膜の加工を行うことにより、マスク寸法に対する加工
変換差の少ない絶縁膜の加工を行うことができ、微細な
ゲート開孔窓やコンタクトホールの加工寸法制御性を向
上させることができ、また、均一な特性の半導体装置を
得ることができる効果がある。
第１図（ａ）〜（ｆ＞は本発明の第１の実施例を工（を
明するための”Ａ造工程順に示した半導体装置の断面図
、第２図（ａ）〜（１〕）は本発明の第２の実施例を説
明するための製造工程順に示した半導体装置の断面図で
ある。 １・・・半導体基板、２・・・絶縁膜、３・・・金属層
、４・・・レジスト層、５・・・能動層、６・・・ｎ＋
高濃度層、７・・・ゲート開孔窓、８・・・ゲート電極
、９・・・ドレイン・ゲート電極。 、：・ −； （α）
ｃｅ−ノ（ｂ）
（ｆ−）苓−−−レブヌ゛ト／りン （ｄ） 第 ／ ゴ （ｂン 卒 ２ （レトノ ？ （５？ン （ノン１ １戸ｉ
明するための”Ａ造工程順に示した半導体装置の断面図
、第２図（ａ）〜（１〕）は本発明の第２の実施例を説
明するための製造工程順に示した半導体装置の断面図で
ある。 １・・・半導体基板、２・・・絶縁膜、３・・・金属層
、４・・・レジスト層、５・・・能動層、６・・・ｎ＋
高濃度層、７・・・ゲート開孔窓、８・・・ゲート電極
、９・・・ドレイン・ゲート電極。 、：・ −； （α）
ｃｅ−ノ（ｂ）
（ｆ−）苓−−−レブヌ゛ト／りン （ｄ） 第 ／ ゴ （ｂン 卒 ２ （レトノ ？ （５？ン （ノン１ １戸ｉ
Claims (1)
- 半導体基板上に形成された絶縁膜上に、ドライエッチン
グの第１の条件のときのエッチングレートが前記絶縁膜
より十分小さい金属層を形成する工程と、前記金属層上
に前記ドライエッチングの第２の条件のときのエッチン
グレートが前記金属層より十分小さく、かつパターニン
グされたレジスト層を形成する工程と、前記レジスト層
をマスクに前記金属層を前記第２の条件でドライエッチ
ングする工程と、前記ドライエッチングされた金属層を
マスクに前記絶縁膜を前記第１の条件でドライエッチン
グする工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258932A JPH0713959B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258932A JPH0713959B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63110729A true JPS63110729A (ja) | 1988-05-16 |
| JPH0713959B2 JPH0713959B2 (ja) | 1995-02-15 |
Family
ID=17327043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258932A Expired - Fee Related JPH0713959B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713959B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807082B1 (ko) * | 2001-12-29 | 2008-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854633A (ja) * | 1981-09-29 | 1983-03-31 | Toshiba Corp | 微細加工方法 |
| JPS5994826A (ja) * | 1982-11-22 | 1984-05-31 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-10-29 JP JP61258932A patent/JPH0713959B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854633A (ja) * | 1981-09-29 | 1983-03-31 | Toshiba Corp | 微細加工方法 |
| JPS5994826A (ja) * | 1982-11-22 | 1984-05-31 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807082B1 (ko) * | 2001-12-29 | 2008-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713959B2 (ja) | 1995-02-15 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |