JPS6276677A

JPS6276677A - 半導体装置の製造方法

Info

Publication number: JPS6276677A
Application number: JP60216514A
Authority: JP
Inventors: Hideki Shibata; 英毅柴田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-09-30
Filing date: 1985-09-30
Publication date: 1987-04-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の技術分野）本発明は半導体装置の製造方法に関し、特にＭＯ８型半
導体装置の製造方法の改良に係る。

〔発明の技術的背景とその問題点〕

従来、ＭＯ８型半導体装置は以下のようにして製造され
ている。すなわち、第２図に示すように、例えばＰ型シ
リコン基板１表面に図示しないフィールド酸化膜を形成
した後、フィールド酸化膜により囲まれた素子領域上に
ゲート酸化ｇ１２を形成する。次に、全面にゲート電極
材料である多結晶シリコン膜を堆積した後、例えばリン
をドープして低抵抗化する。つづいて、多結晶シリコン
膜をバターニングしてゲート電極３を形成し、更に露出
したゲート酸化膜２をエツチングする。次いで、ゲート
電極３をマスクとしてＮ型不純物をイオン注入し、ソー
ス、ドレインｆｉ１４となるイオン注入層４．４を形成
する。以下、アニールを行ない、不純物を活性化してソ
ース、ドレイン領域を形成し、層間絶縁膜を堆積した後
コンタクトホールを開孔し、更に全面に配線金属を蒸着
した後バターニングして配線を形成する。

上記のような方法においては、ゲート電極３をマスクと
して不純物をイオン注入する際、ゲート電極３下にイオ
ンが突き抜けること（チャネリング現象）による素子特
性への悪影響が問題となる。

そこで、このチャネリング現象を防止する方法として、
■ゲート電極表面に酸化膜を形成（キャッピング）して
イオン注入する方法、あるいは■ゲート電極形成時のエ
ツチングのマスクとして用いたレジストをそのまま残し
てイオン注入を行なう方法が知られている。

しかしながら、上記の方法は以下に述べるようにいずれ
も欠点がある。

■の方法は第３図に示すように、例えばＰ型シリコン基
板１１上にゲート酸化膜１２及びゲート電極１３を形成
した後、ゲート電極１３表面に熱酸化膜１４を形成し、
これをマスクとしてＮ型不純物をイオン注入してソース
、ドレイン領域となるイオン注入層１５．１５を形成す
るものである。

この方法はゲート電極１３自体を酸化して熱酸化ｌ！１
４のキャップをするものであるため、酸化条件（雰囲気
、温度、時間）によってはゲート電極１３の寸法、形状
が大きく変化する。このため、ゲート電極１３とソース
、ドレイン領域とがオフセットとなるおそれがある等、
トランジスタ特性への影響が問題となる。また、ゲート
電極１３を構成する多結晶シリコン膜中のリン濃度にバ
ラツキによって、成長する熱酸化膜１４には膜厚の薄い
部分が生じるため、キャッピングだけではチャネリング
対策としては不十分となることがある。

一方、■の方法はゲート電極上のレジストをマスクとし
て用いるものであるため、簡単でしかもチャネリング対
策としても有効である。しかし、この方法を０Ｍ０８回
路に適用しようとすると問題が生じる。すなわち、この
方法を０Ｍ０８回路の製造に適用する場合、第４図に示
すように、まず例えばＮ型シリコン基板２１の主面に選
択的にＰ型ウェル領域２２を形成した後、フィールド酸
化膜２３を形成する。次に、ゲート酸化膜２４を形成し
た後、全面に多結晶シリコン膜を堆積する。

つづいて、多結晶シリコン膜上にホトレジストパターン
２５を形成した後、これをマスクとして多結晶シリコン
膜をパターニングしてゲート電極２６を形成する。次い
で、ゲート電極２６上のホトレジストパターン２５を残
したまま、これをマスクとして例えばＮ型不純物をイオ
ン注入し、Ｎチャネルトランジスタのソース、ドレイン
領域となるイオン注入層２７、・・・を形成する。

−上述したよう阿、■の方法を０Ｍ０８回路の製造に適
用した場合、Ｎ″ｆ−ヤネルトランジスタのソース、ド
レイン領域だけでなく、Ｐチャネルトランジスタのソー
ス、ドレインｆＪ［にもＮ型不純物がイオン注入されて
しまう。このため、ＰチャネルトランジスタではＮ型不
純物を相殺してＰ＋型ソース、ドレイン領域を形成しな
ければならず、プロセス設計の点で困難が生じる。

〔発明の目的〕

本発明は上記事情を考慮してなされたものであり、どの
ような回路の製造に適用しても、素子特性に影響を与え
ることなくチャネリング現象を防止できる半導体装置の
製造方法を提供しようとするものである。

〔発明の概要〕

チャネリング現象は・、特にゲート電、１々を構成する
多結晶シリコンが柱状晶をなし、その面方位がイオン注
入角度にそろった時に、多結晶シリコンの粒界に沿って
加速イオンがエネルギーを失わずにゲート電極下に突き
抜けることによって起こる。

これに対して、本発明者はゲート電極を構成する多結晶
シリコンの面方位がそろわないようにすれば、チャネリ
ング現象を防止できることを見出し、本発明をなすに至
った。

すなわち本発明の半導体装置の製造方法は、一導電型の
半導体基板上にゲート絶縁膜を形成する工程と、全面に
多結晶シリコン膜を２度に分割して堆積し、２層の多結
晶シリコン膜の面方位を異にする工程と、該２層の多結
晶シリコン膜をバターニングしてゲート電極を形成する
工程と、該ゲ−上電極をマスクとして基板と逆導電型の
不純物をイオン注入することによりソース、ドレイン領
域を形成する工程とを具備したことを特徴とするもので
ある。

上記のように、ゲート電極となる多結晶シリコン膜を２
度に分割して堆積し、２層の多結晶シリコン膜の面方位
が異なるようにしておけば、ソース、ドレイン形成のた
めのイオン注入時にチャネリング現象を有効に防止する
ことができる。

なお、第２層の多結晶シリコン膜を堆積する際、その前
処理にＨＦ系薬品を含まない薬品を用いて自然酸化膜を
成長させることにより、チャネリング現象の防止効果を
補うことができる。この自然酸化膜は非常に薄いので、
ゲート電碌の抵抗値等に影響を与えることはない。また
、ゲート電極形成後、ゲート電汚表面に熱酸化膜を形成
することによっても、チャネリング現象の防止効果を補
うことができる。この熱酸化膜は膜厚の薄いものでよく
、従来のキャッピング方法のように素子特性に影響を与
えることはない。

（発明の実施例）以下、本発明方法の実旅例を第１図（ａ）〜（ｄ）を参
照して説明する。

まず、Ｐ型シリコン基板３１表面に選択酸化法によりフ
ィールド酸化［１３２を形成した後、熱酸化を行ないフ
ィールド酸化膜３２に囲まれた素子領域上゛にゲート酸
化膜３３を形成する。次に、前処理を行なわないでその
まま、あるいは希ＨＦ系薬品を含まない薬品で前処理を
行なった後、しＰＣｖＤ法により全面に膜厚５００〜１
０００人の第１層の多結晶シリコンＩｌ！１３４を堆積
し、更に不純物をドープする（第１図（ａ）図示）。つ
づいて、希ＨＦ系薬品を含まない薬品で前処理を行なっ
た後、ＬＰＣＶＤ法により全面に第２層の多結晶シリコ
ンｆｉ！３５を堆積して全膜厚を４０００〜６０００人
とし、更に不純物をドープする。この結果、第１Ｍの多
結晶シリコンｌｌ３４と第２層の多結晶シリコン膜３５
との境界では不連続な柱状晶成長が起り、面方位は完全
に異なることになる。

また、第２層の多結晶シリコン膜３５を堆積する際の前
処理は、希ＨＦ系薬品を含まない薬品で行なっているの
で、両者の間には薄い自然酸化膜が形成されている（同
図（ｂ）図示）。

次いで、第２１１及び第１層の多結晶シリコン膜３５．
３４をバターニングしてゲート電極３６を形成し、更に
露出したゲート酸化膜３３をエツチングする。つづいて
、熱酸化を行ない、ゲート電極３６及び露出した基板３
１表面に熱酸化膜３７を形成する。つづいて、ゲート電
極３６及びフィールド酸化膜３２をマスクとして例えば
Ｐ＋をイオン注入し、ソース、ドレインａ　ｋＡとなる
イオン注入層３８．３８を形成する（同図（Ｃ）図示）
。

つづいて、アニールを行ない、イオン注入層３８．３８
の不純物を活性化してＮ＋型ソース、ドレイン領域３９
．４０を形成する。つづいて、全面にＣＶＤ酸化ｇ１４
１を堆積した後、コンタクトホールを開孔する。つづい
て、全面に配線金属を蒸着した後、バターニングして配
線４２．４３を形成し、！ｖ１０　Ｓ　ｌ−ランジスタ
を製造する（同図（ｄ）図示）。

このような方法によれば、第１図（ｂ）の工程で、ゲー
ト電極となる多結晶シリコン膜を２度に分割して堆積し
、第１層の多結晶シリコンＩｌ！Ｊ３４と第２層の多結
晶シリコン膜３５との面方位が完全に異なっているので
、同図（Ｃ）の工程でゲート電極３６を加工した後、ソ
ース、ドレイン形成用のイオン注入を行なった場合、加
速イオンは両者の境界でエネルギーを失なうためチャネ
リング現象は生じない。また、第２層の多結晶シリコン
膜３５の堆積時に形成された自然酸化膜及びゲート電極
３６表面に形成された熱酸化膜３７によりチャネリング
現象の防止効果を補うことができる。

このため、チャネリング現象に起因する素子特性の劣化
は生じない。また、本発明方法は０Ｍ０３回路の製造に
適用しても同等問題が生じることがない。

実際に本発明方法及び従来の方法を用いて０ＭＯ８構造
のＳＲＡＭを製造し、それぞれについてフェイルマツプ
を作成した。その結果、従来の方法を用いた場合には、
チップ全面にわたってフエイルピットが分布しているこ
とがわかった。これはゲート電極下にＰ＋イオンがチャ
ネリングを起したためである。これに対して、本発明方
法を用いた場合にはフェイルビットが全く存在せず、チ
ャネリングが完全に防止できることが確認された。

〔発明の効果〕

以上詳述した如く本発明によれば、どのような回路の製
造に適用しても、素子特性に影響を与えることなくチャ
ネリング現象を防止できる半導体装置の製造方法を提供
できるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の実施例におけるＭＯト
ランジスタの製造方法を示す断面図、第２図は従来のＭ
ＯＳトランジスタの製造方法を示す断面図、第３図は従
来のチャネリング防止方法の欠点を説明するためのＭＯ
Ｓ　ｌ−ランジスタの製造方法を示す断面図、第４図は
従来の池のチャネリング防止方法の欠点を説明するため
のＣＭ　ＯＳの製造方法を示す断面図である。３１・・・Ｐ型シリコン基板、３２・・・フィールド酸
化膜、３３・・・ゲート酸化膜、３４・・・第１層の多
結晶シリコン躾、３５・・・第２層の多結晶シリコン膜
、３６・・・ゲート電極、３７・・・熱酸化膜、３８・
・・イオン注入層、３９．４０・・・Ｎ＋型ソース、ド
レイン領域、４１・・・ＣｖＤ酸化膜、４２．４３・・
・配線。出願人代理人　弁理士　鈴江武彦第１図第２図第３図第４図

Claims

【特許請求の範囲】

（１）一導電型の半導体基板上にゲート絶縁膜を形成す
る工程と、全面に多結晶シリコン膜を２度に分割して堆
積し、２層の多結晶シリコン膜の面方位を異にする工程
と、該２層の多結晶シリコン膜をパターニングしてゲー
ト電極を形成する工程と、該ゲート電極をマスクとして
基板と逆導電型の不純物をイオン注入することによりソ
ース、ドレイン領域を形成する工程とを具備したことを
特徴とする半導体装置の製造方法。
（２）第２層の多結晶シリコン膜を堆積する際、前処理
としてＨＦ系薬品を含まない薬品を用いることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。
（３）第１層の多結晶シリコン膜を堆積する際、前処理
を行なわないか、又は前処理としてＨＦ系薬品を含まな
い薬品を用いることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。