JPS607181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS607181A JPS607181A JP11455683A JP11455683A JPS607181A JP S607181 A JPS607181 A JP S607181A JP 11455683 A JP11455683 A JP 11455683A JP 11455683 A JP11455683 A JP 11455683A JP S607181 A JPS607181 A JP S607181A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- film
- polycrystal silicon
- impurities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 238000002844 melting Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000008018 melting Effects 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 58
- 238000000151 deposition Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 23
- 229910052785 arsenic Inorganic materials 0.000 abstract description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 6
- -1 arsenic ions Chemical class 0.000 abstract 1
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 238000001020 plasma etching Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に多結晶シリ
コンと高融点金属硅化物からなる多層構造の電極及び配
線を有するMO8半導体装置の製造方法に係る。
コンと高融点金属硅化物からなる多層構造の電極及び配
線を有するMO8半導体装置の製造方法に係る。
近年、MO8半導体装置においてはダート電極及び配線
を低抵抗化して高速化を図るために多結晶シリコンと高
融点金属硅化物からなる積層構造(以下、ポリサイド構
造と略称する)が採用されるようになってきている。こ
のポリサイド構造においては、熱酸化時の高融点金属硅
化物の・母ターンの変形による素子特性の劣化を防ぐた
めある程度の厚さの多結晶シリコン膜が必要となるが多
結晶シリコンにドープする不純物濃度を高くし、多結晶
シリコンの膜厚をできるだけ薄く、高融点金属硅化物の
膜厚をできるだけ厚くすることが低抵抗化に有利となる
。
を低抵抗化して高速化を図るために多結晶シリコンと高
融点金属硅化物からなる積層構造(以下、ポリサイド構
造と略称する)が採用されるようになってきている。こ
のポリサイド構造においては、熱酸化時の高融点金属硅
化物の・母ターンの変形による素子特性の劣化を防ぐた
めある程度の厚さの多結晶シリコン膜が必要となるが多
結晶シリコンにドープする不純物濃度を高くし、多結晶
シリコンの膜厚をできるだけ薄く、高融点金属硅化物の
膜厚をできるだけ厚くすることが低抵抗化に有利となる
。
ところで、ポリサイド構造の?−)電極及び配線を形成
するには、半導体基板の素子領域上に絶縁膜を介して不
純物がドープされた多結晶シリコン膜及び高融点金属硅
化物を順次堆積した後、パターニングするわけであるが
、多結晶シリコン膜へ不純物をドープする方法としては
例えばp o c t、を用いた熱拡散による方法、イ
オン注入による方法あるいはCVD法によりドープト多
結晶シリコン膜を堆積する方法が採用されている。しか
し、これらの方法にはそれぞれ以下のような欠点がある
。
するには、半導体基板の素子領域上に絶縁膜を介して不
純物がドープされた多結晶シリコン膜及び高融点金属硅
化物を順次堆積した後、パターニングするわけであるが
、多結晶シリコン膜へ不純物をドープする方法としては
例えばp o c t、を用いた熱拡散による方法、イ
オン注入による方法あるいはCVD法によりドープト多
結晶シリコン膜を堆積する方法が採用されている。しか
し、これらの方法にはそれぞれ以下のような欠点がある
。
まず、pocz、等を用いた熱拡散は最も一般的外方法
であるが、900〜1000℃でp o c t3拡散
を行なうと、多結晶シリコンのグレイン成長が起こり、
多結晶シリコン膜表面に形成されたPSG膜を除去する
際にダレイン間にエッチャントが浸透してダート酸化膜
を侵食し、絶縁耐圧を著しく劣化させ、まだ多結晶シリ
コン膜の膜減りを生じさせる。このため、こうした信頼
性の低下を防ぐためには多結晶シリコン膜の膜厚をある
程度厚くしなければならず低抵抗化に不利となる。一方
、最近では反応性イオンエツチング(RIE)を用いて
高融点金属硅化物及び多結晶シリコン膜を順次エツチン
グしてポリサイド構造のダート電極等を形成するが、多
結晶シリコン膜の膜厚が厚く、しかも熱拡散時にグレイ
ン成長が起こるとRIEによる加工性が悪くなる。
であるが、900〜1000℃でp o c t3拡散
を行なうと、多結晶シリコンのグレイン成長が起こり、
多結晶シリコン膜表面に形成されたPSG膜を除去する
際にダレイン間にエッチャントが浸透してダート酸化膜
を侵食し、絶縁耐圧を著しく劣化させ、まだ多結晶シリ
コン膜の膜減りを生じさせる。このため、こうした信頼
性の低下を防ぐためには多結晶シリコン膜の膜厚をある
程度厚くしなければならず低抵抗化に不利となる。一方
、最近では反応性イオンエツチング(RIE)を用いて
高融点金属硅化物及び多結晶シリコン膜を順次エツチン
グしてポリサイド構造のダート電極等を形成するが、多
結晶シリコン膜の膜厚が厚く、しかも熱拡散時にグレイ
ン成長が起こるとRIEによる加工性が悪くなる。
次に、イオン注入による方法では多結晶シリコン膜の層
抵抗を十分に下げるためには1015〜10”cm”の
非常に高いドーズ量を必要とするため装置上の制約があ
るうえに、高P−ズ量のイオン注入によりダート酸化膜
に欠陥を発生させることがあるという問題点がある。こ
うした欠点は多結晶シリコン膜の膜厚が薄いほど顕著と
なる。
抵抗を十分に下げるためには1015〜10”cm”の
非常に高いドーズ量を必要とするため装置上の制約があ
るうえに、高P−ズ量のイオン注入によりダート酸化膜
に欠陥を発生させることがあるという問題点がある。こ
うした欠点は多結晶シリコン膜の膜厚が薄いほど顕著と
なる。
更に、CVD法によりドープト多結晶シリコン膜を堆積
する方法では、600℃程度の熱処理であるのでグレイ
ン成長は問題とならないが、活性化した不純物原子が多
結晶シリコン膜内に存在する鴨合にはRIEによる異方
性エツチングの際に多結晶シリコン膜にアンダーカット
が生じ易く、寸法制御が困難となる。
する方法では、600℃程度の熱処理であるのでグレイ
ン成長は問題とならないが、活性化した不純物原子が多
結晶シリコン膜内に存在する鴨合にはRIEによる異方
性エツチングの際に多結晶シリコン膜にアンダーカット
が生じ易く、寸法制御が困難となる。
本発明は上記事情に鑑みてなされたものであり、多結晶
シリコンと高融点金属硅化物からなる積層構造のダート
電極及び配線を形成するにあたシ、ダート絶縁膜の耐圧
劣化や加工性の低下を招くことなく比抵抗を小さくして
高速化を達成し得る半導体装置の製造方法を提供しよう
とするものである。
シリコンと高融点金属硅化物からなる積層構造のダート
電極及び配線を形成するにあたシ、ダート絶縁膜の耐圧
劣化や加工性の低下を招くことなく比抵抗を小さくして
高速化を達成し得る半導体装置の製造方法を提供しよう
とするものである。
本発明の半導体装置の製造方法は半導体基板の素子領域
表面に絶縁膜を介して不純物をドープしない第1の多結
晶シリコン膜、不純物を高濃度にドープした第2の多結
晶シリコン膜及び高融点金属硅化物を順次積層し、・母
ターニングしてr−ト電極を形成し、ソース、ドレイン
形成用のイオン注入を行なった後、熱処理を施して第2
の多結晶シリコン膜から第1の多結晶シリコン膜へ不純
物を拡散させるとともにソース。
表面に絶縁膜を介して不純物をドープしない第1の多結
晶シリコン膜、不純物を高濃度にドープした第2の多結
晶シリコン膜及び高融点金属硅化物を順次積層し、・母
ターニングしてr−ト電極を形成し、ソース、ドレイン
形成用のイオン注入を行なった後、熱処理を施して第2
の多結晶シリコン膜から第1の多結晶シリコン膜へ不純
物を拡散させるとともにソース。
ドレイン領域を形成することを骨子とするものである。
こうした方法によれば、多結晶シリコン膜に不純物をド
ープする際に、熱拡散あるいはイオン注入を用いないの
で、ダート絶縁膜の耐圧劣化等の問題は生じない。また
、第2の多結晶シリコン膜を薄くすることができるので
、RIEを用いた加工時にアンダカットが生じるおそれ
も少なくなり、寸法制御が容易となる。しだがって、第
1及び第2の多結晶シリコン膜の合計の膜厚を薄くして
低抵抗化することができる。
ープする際に、熱拡散あるいはイオン注入を用いないの
で、ダート絶縁膜の耐圧劣化等の問題は生じない。また
、第2の多結晶シリコン膜を薄くすることができるので
、RIEを用いた加工時にアンダカットが生じるおそれ
も少なくなり、寸法制御が容易となる。しだがって、第
1及び第2の多結晶シリコン膜の合計の膜厚を薄くして
低抵抗化することができる。
以下、本発明をMOS)ランジスタの製造に適用した実
施例を第1図〜第6図を参照して説明する。
施例を第1図〜第6図を参照して説明する。
まず、P型シリコン基板10表面に通常の選択酸化法に
従い、フィールド酸化膜2を形成した後、フィールド酸
化膜2によって囲オれた素子領域表面に厚さ400Xの
熱酸化膜3を形成する(第1図図示)。次に、全面に例
えば600℃前後で5iT(4の熱分解によシネ細物を
P−デしない厚さ100OXの第1の多結晶シリコン膜
4を堆積し、更に連続してSiH4とA、sHlの熱分
解により砒素をドープした厚さ250にの第2の多結晶
シリコン膜5を堆積する。この第2の多結晶シリコン膜
5の砒素濃度は約2.5 X 1021.m−9となる
。つづいて、ス/ぐツタリングにより全面に厚さ300
0χのMoSi膜6を堆積する(第2図図示)。
従い、フィールド酸化膜2を形成した後、フィールド酸
化膜2によって囲オれた素子領域表面に厚さ400Xの
熱酸化膜3を形成する(第1図図示)。次に、全面に例
えば600℃前後で5iT(4の熱分解によシネ細物を
P−デしない厚さ100OXの第1の多結晶シリコン膜
4を堆積し、更に連続してSiH4とA、sHlの熱分
解により砒素をドープした厚さ250にの第2の多結晶
シリコン膜5を堆積する。この第2の多結晶シリコン膜
5の砒素濃度は約2.5 X 1021.m−9となる
。つづいて、ス/ぐツタリングにより全面に厚さ300
0χのMoSi膜6を堆積する(第2図図示)。
次いで、図示しないホトレノスト・母ターンをマスクと
してCt2− O,系のガスを用いた反応性イオンエツ
チング(JtlE)によリックターニングを行ない、第
1の多結晶シリコン膜ノ2ターン4′、第2の多結晶シ
リコン膜/4’ターン5′及びMo51膜・平ターン6
′からなるダート電極7を形成する。
してCt2− O,系のガスを用いた反応性イオンエツ
チング(JtlE)によリックターニングを行ない、第
1の多結晶シリコン膜ノ2ターン4′、第2の多結晶シ
リコン膜/4’ターン5′及びMo51膜・平ターン6
′からなるダート電極7を形成する。
なお、このダート電極7は配線としても使用される(第
3図図示)。
3図図示)。
次いで、前記ホトレジストパターンを除去した後、デー
ト電極7をマスクとして前記熱酸化膜3をエツチング除
去してr−ト酸化膜8を形成し、基板1を露出させた後
、加速エネルギー40keV、ドーズ量3 X 10”
cm−2(D条件で砒素をイオン注入する(第4図図示
)。
ト電極7をマスクとして前記熱酸化膜3をエツチング除
去してr−ト酸化膜8を形成し、基板1を露出させた後
、加速エネルギー40keV、ドーズ量3 X 10”
cm−2(D条件で砒素をイオン注入する(第4図図示
)。
次いで、1000℃のドライ酸素中で30分間熱処理し
、第2の多結晶シリコン膜・ぐターン5′から第1の多
結晶シリコン膜パターン4′へ砒素を拡散させて砒素濃
度の均一化した多結晶シリコン膜パターン9を形成する
とともにイオン注入した砒素を活性化してn+型ソース
、トゝレイン領域1θ、11を形成する。また、この際
基板1表面には熱酸化膜12が形成される(第5図図示
)。
、第2の多結晶シリコン膜・ぐターン5′から第1の多
結晶シリコン膜パターン4′へ砒素を拡散させて砒素濃
度の均一化した多結晶シリコン膜パターン9を形成する
とともにイオン注入した砒素を活性化してn+型ソース
、トゝレイン領域1θ、11を形成する。また、この際
基板1表面には熱酸化膜12が形成される(第5図図示
)。
次いで、通常の方法により全面にCVD酸化膜13を堆
積した後、コンタクトホール14゜14を開孔し、更に
全面にAt膜を蒸着した後、ノリーニングしてkl配線
15.15を形成し、MOS)ランジスタを製造する(
第6図図示)。
積した後、コンタクトホール14゜14を開孔し、更に
全面にAt膜を蒸着した後、ノリーニングしてkl配線
15.15を形成し、MOS)ランジスタを製造する(
第6図図示)。
しかして、本発明方法によれば、ダート電極7を構成す
る多結晶シリコン膜・母ターン9に砒素をドープするた
めに、不純物をドープしていない第1の多結晶シリコン
膜4、堆積時に不純物を高濃度にドープした第2の多結
晶シリコン膜5及びMo5t膜6を順次堆積した後、・
平ターニングし、更に熱処理して砒素を拡散させるとい
う方法をとっているので、p o c t3等を用いた
熱拡散あるいはイオン注入を用いた場合の欠点は生じな
い。すなわち、熱拡散時の多結晶シリコンのグレイン成
長が原因となり、多結晶シリコン膜表面のPSG膜を除
去するために生じるダート酸化膜の絶縁耐圧不良がなく
なり、多結晶シリコン膜の膜減りもなくなるので、信頼
性の低下を防止することができる。また、イオン注入を
用いた場合のようにダート酸化膜に欠陥を発生させるこ
ともない。更に、従来のCVD法により予め不純物がP
−ゾされた多結晶シリコン膜と高融点金属硅化物の二層
構造とする方法の場合には活性化した不純物の存在する
多結晶シリコン膜の膜厚が厚いためRIEによるエツチ
ング時にアンダカットが生じ易く、寸法制御が困難とな
るが、本発明方法では三層構造であるため中間層として
の高濃度に砒素がドープされた第2の多結晶シリコン膜
6の膜厚を約250X程度と非常に薄くでき、アンダカ
ットの発生を防止することができる。
る多結晶シリコン膜・母ターン9に砒素をドープするた
めに、不純物をドープしていない第1の多結晶シリコン
膜4、堆積時に不純物を高濃度にドープした第2の多結
晶シリコン膜5及びMo5t膜6を順次堆積した後、・
平ターニングし、更に熱処理して砒素を拡散させるとい
う方法をとっているので、p o c t3等を用いた
熱拡散あるいはイオン注入を用いた場合の欠点は生じな
い。すなわち、熱拡散時の多結晶シリコンのグレイン成
長が原因となり、多結晶シリコン膜表面のPSG膜を除
去するために生じるダート酸化膜の絶縁耐圧不良がなく
なり、多結晶シリコン膜の膜減りもなくなるので、信頼
性の低下を防止することができる。また、イオン注入を
用いた場合のようにダート酸化膜に欠陥を発生させるこ
ともない。更に、従来のCVD法により予め不純物がP
−ゾされた多結晶シリコン膜と高融点金属硅化物の二層
構造とする方法の場合には活性化した不純物の存在する
多結晶シリコン膜の膜厚が厚いためRIEによるエツチ
ング時にアンダカットが生じ易く、寸法制御が困難とな
るが、本発明方法では三層構造であるため中間層として
の高濃度に砒素がドープされた第2の多結晶シリコン膜
6の膜厚を約250X程度と非常に薄くでき、アンダカ
ットの発生を防止することができる。
以上のようなことから第1及び第2の多結晶シリコン膜
4,5の合■1の膜厚、すなわちケ゛−ト電極7を構成
する多結晶シリコン膜パターン9の膜厚をできるだけ薄
くすることができるので、ポリサイド構造のケ°−ト電
極(及び配線)7の比抵抗を小さくすることができ、素
子及び回路の高速動作が可能となる。
4,5の合■1の膜厚、すなわちケ゛−ト電極7を構成
する多結晶シリコン膜パターン9の膜厚をできるだけ薄
くすることができるので、ポリサイド構造のケ°−ト電
極(及び配線)7の比抵抗を小さくすることができ、素
子及び回路の高速動作が可能となる。
なお、上記実施例では第2図図示の工程で第1及び第2
の多結晶シリコン膜4,5を同一のCVD装置内で連続
的に堆積したが、別々のCVD装置を用いて順次堆積し
てもよい。
の多結晶シリコン膜4,5を同一のCVD装置内で連続
的に堆積したが、別々のCVD装置を用いて順次堆積し
てもよい。
また、上記実施例では示していないが、ダイレクトコン
タクトの配線に本発明方法を適用した場合でも十分良好
なオーミック性を得ることができる。
タクトの配線に本発明方法を適用した場合でも十分良好
なオーミック性を得ることができる。
以上詳述した如く本発明によれば、ダート絶縁膜の耐圧
劣化や加工性の低下を招くことなく比抵抗の小さい、1
51Jサイド構造のr−)電極及び配線を形成すること
ができ、高速化を達成し得る半導体装置の製造方法を提
供できるものである。
劣化や加工性の低下を招くことなく比抵抗の小さい、1
51Jサイド構造のr−)電極及び配線を形成すること
ができ、高速化を達成し得る半導体装置の製造方法を提
供できるものである。
第1図〜第6図は本発明の実施例における7I?リサイ
ド構造のMOS)ランジスタの製造方法を示す断面図で
ある。 1・・・P型シリコン基板、2・・・フィールド酸化膜
、3・・・熱酸化膜、4・・・第1の多結晶シリコン膜
、4′・・・@1の多結晶シリコン膜・ぐターン、5・
・第2の多結晶シリコン膜、5′・・・第2の多結晶シ
リコン膜ノぞターン、6・・・Mo S i fil
、 6’・・・vos+膜ノfターン、7・・・r−上
電極、8・・・ダート酸化膜、9・・・多結晶シリコン
膜ノ4ターフ、10.11・・・n+型ソース、ドレイ
ン領域、12・・・熱酸化膜、13・・・CVD酸化膜
、14・・・コンタクトホ・−ル、15・・・At配線
。 出願人代理人 弁理士 鈴 江 武 彦1 第1図 第2図 第3図 一4二
ド構造のMOS)ランジスタの製造方法を示す断面図で
ある。 1・・・P型シリコン基板、2・・・フィールド酸化膜
、3・・・熱酸化膜、4・・・第1の多結晶シリコン膜
、4′・・・@1の多結晶シリコン膜・ぐターン、5・
・第2の多結晶シリコン膜、5′・・・第2の多結晶シ
リコン膜ノぞターン、6・・・Mo S i fil
、 6’・・・vos+膜ノfターン、7・・・r−上
電極、8・・・ダート酸化膜、9・・・多結晶シリコン
膜ノ4ターフ、10.11・・・n+型ソース、ドレイ
ン領域、12・・・熱酸化膜、13・・・CVD酸化膜
、14・・・コンタクトホ・−ル、15・・・At配線
。 出願人代理人 弁理士 鈴 江 武 彦1 第1図 第2図 第3図 一4二
Claims (1)
- 一導電型の半導体基板の素子領域表面に絶縁膜を形成す
る工程と、全面に不純物をドープしない第1の多結晶シ
リコン膜、不純物を高濃度にドープした第2の多結晶シ
リコン膜及び高融点金属硅化物を順次堆積する工程と、
これらを順次/4’ターニングしてダート電極を形成す
る工程と、該r−)電極をマスクとして基板と逆導電型
の不純物をイオン注入する工程と、熱処理を施して前記
第2の多結晶シリコン膜から第1の多結晶シリコン膜へ
不純物を拡散させるとともに前記イオン注入層を活性化
してソース、ドレイン領域を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11455683A JPS607181A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11455683A JPS607181A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS607181A true JPS607181A (ja) | 1985-01-14 |
Family
ID=14640756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11455683A Pending JPS607181A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS607181A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61276264A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | 半導体装置の製造方法 |
JPH02142178A (ja) * | 1988-11-22 | 1990-05-31 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-06-25 JP JP11455683A patent/JPS607181A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61276264A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | 半導体装置の製造方法 |
JPH02142178A (ja) * | 1988-11-22 | 1990-05-31 | Toshiba Corp | 半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0564456B2 (ja) | ||
JPS5946107B2 (ja) | Mis型半導体装置の製造法 | |
JPS59965A (ja) | 半導体装置の製造方法 | |
JPH0361338B2 (ja) | ||
JPS5843912B2 (ja) | 半導体集積回路装置の製造方法 | |
JPS607181A (ja) | 半導体装置の製造方法 | |
KR100311498B1 (ko) | 반도체 소자의 이중 게이트 형성방법 | |
JPS5922342A (ja) | 半導体装置の製造方法 | |
JP3196241B2 (ja) | 半導体装置の製造方法 | |
JPS60193333A (ja) | 半導体装置の製造方法 | |
JPH0897212A (ja) | 半導体装置の製造方法 | |
JPS59169179A (ja) | 半導体集積回路装置 | |
JPH0621094A (ja) | 半導体装置の製造方法 | |
JPH05136353A (ja) | Mos型半導体装置の製造方法 | |
JPS60133755A (ja) | 半導体装置の製造方法 | |
JPH04338650A (ja) | 半導体装置の製造方法 | |
JPS62115776A (ja) | 半導体装置の製造方法 | |
JPH0444250A (ja) | 半導体装置の製造方法 | |
JPS61154145A (ja) | 半導体装置の製造方法 | |
JPS603156A (ja) | 半導体装置の製造方法 | |
JPS6276677A (ja) | 半導体装置の製造方法 | |
JPS6057974A (ja) | 半導体装置の製造方法 | |
JPS63143841A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH04338651A (ja) | 半導体装置及びその製造方法 | |
JPS61242057A (ja) | 多結晶シリコン抵抗の製造方法 |