JPH04338651A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特にソース及びドレイン領域の抵抗の
小さいボトムゲート型の薄膜トランジスタとその製法に
関するものである。

【０００２】

【従来の技術】薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　
Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）　は、例えば２００
オングストローム程度の薄い多結晶シリコン膜などをト
ランジスタのチャネルとして用いるＭＯＳ型トランジス
タであり、通常のＭＯＳ型トランジスタのようにシリコ
ン基板内にチャネルを形成する必要がなく、例えば通常
ＭＯＳトランジスタをシリコン基板内に形成して酸化膜
などで被覆・絶縁した領域上に形成することができる。 このため、トランジスタの高集積化にとって有効な手段
として研究・開発が進んでいる。

【０００３】薄膜トランジスタは、ゲート電極がチャネ
ルの上に形成されるトップゲート型と、ゲート電極がチ
ャネルの下に形成されるボトムゲート型とに分けること
ができる。両者のどちらを用いるかは製造する半導体装
置の製造方法に応じて異なる。

【０００４】図２に、従来のボトムゲート型のＰチャネ
ルＭＯＳトランジスタの製造工程の主要断面図を示し、
以下にその製造方法を説明する。

【０００５】まず、図２（ａ）　に示すように、半導体
基板１上にゲート電極２を形成し、その上にゲート絶縁
膜３と、ソース，ドレイン領域及びチャネルとなる、例
えば不純物を添加していない多結晶シリコン膜４を２０
０オングストローム程度堆積する。

【０００６】次に、図２（ｂ）　に示すように、感光材
５を塗布し、フォトリソグラフィ法により所望の形にパ
ターニングした後、この感光材５をマスクとしてイオン
注入により、ほう素イオンを多結晶シリコン膜４へ導入
する。このときの注入エネルギーは、イオンが多結晶シ
リコン膜４内に留まるように設定する。

【０００７】次に、図２（ｃ）　に示すように、感光材
５を除去し、熱処理によりほう素を拡散・活性化させ、
Ｐ＋　型のソース及びドレイン領域６を形成する。

【０００８】次に、図２（ｄ）　に示すように、全面に
絶縁膜１３を堆積し、該絶縁膜１３に電極形成用の穴を
開けた後、ソース及びドレイン電極１４を形成する。

【０００９】

【発明が解決しようとする課題】従来の半導体装置の製
造方法は、以上のように構成されており、ソース，ドレ
イン，チャネル領域を全て薄い多結晶シリコン膜で形成
しているので、ソース及びドレイン領域の抵抗値が大き
くなり、実効的にチャネル部分にかかる電圧が低下し、
ＭＯＳトランジスタの性能劣化の原因になるという問題
点があった。

【００１０】また、図２（ｄ）　の電極形成用の穴を形
成する工程において、絶縁膜の除去速度（エッチング・
レート）のばらつきから、膜厚から計算される除去時間
よりも時間を増やす（オーバーエッチング）必要があり
、このため、ソース及びドレイン領域である薄い多結晶
シリコン膜も一部除去されて、その厚さが非常に薄くな
ったり、完全に除去される領域ができたりして、電極と
の間で低抵抗で確実な電気的接続を得ることが困難であ
るなどの問題点があった。

【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、トランジスタのソース及びド
レイン領域の抵抗を下げるとともに、電極との確実な電
気的接続が可能な半導体装置及びその製造方法を得るこ
とを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る半導体装
置は、ソース及びドレイン領域を厚い半導体膜，金属膜
及び薄い半導体膜で形成したものである。

【００１３】また、この発明に係る半導体装置の製造方
法は、チャネル形成用の薄い半導体膜上に金属膜と厚い
半導体膜と拡散用不純物を含んだガラス膜を形成し、パ
ターニングした上記ガラス膜をマスクとし、かつ上記金
属膜を終点検出用として厚い半導体膜を除去し、残った
厚い半導体膜をマスクとして金属膜を除去した後、熱処
理によりガラス膜から不純物を厚い半導体膜に拡散して
、膜厚の厚いソース及びドレイン領域を形成したもので
ある。

【００１４】

【作用】この発明における半導体装置は、ソース及びド
レイン領域を厚い半導体膜，金属膜及び薄い半導体膜で
形成したので、トランジスタのソース及びドレイン領域
の抵抗を下げ、電極との確実な電気的接続を可能にする
。

【００１５】この発明におけるガラス膜は、厚い半導体
膜を選択的に除去する時のマスクとなると同時に、残っ
た厚い半導体膜に不純物を拡散する拡散源となる。

【００１６】また、この発明における金属膜は、厚い半
導体膜を選択的に除去する時のストッパとして用いると
同時に、ソース及びドレイン領域の一部を形成し、ソー
ス及びドレイン領域の抵抗値を下げる。

【００１７】また、この発明における厚い半導体膜は、
金属膜を選択的に除去する時のマスクとなると同時に、
上記ガラス膜から不純物を拡散されることにより膜厚の
厚い、抵抗値の低いソース及びドレイン領域を形成し、
かつソース及びドレイン電極形成用の穴を絶縁膜に開け
る時のオーバーエッチングに対し、膜厚が十分残るソー
ス及びドレイン領域を形成して、ソース及びドレイン電
極と確実な電気的接続を得る。

【００１８】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置の製
造工程の主要断面図を示し、以下にその製造方法を説明
する。

【００１９】まず、図１（ａ）　に示すように、半導体
基板１上に多結晶シリコン膜を例えば２０００〜４００
０オングストローム程度、ＣＶＤ法によって堆積し、異
方性エッチングによりゲート電極２を形成する。その上
にゲート絶縁膜３を例えば１００〜２００オングストロ
ーム程度と、ソース，ドレイン領域及びチャネルとなる
、例えば不純物を添加していない薄い多結晶シリコン膜
４を２００オングストローム程度、ＣＶＤ法によって堆
積する。その後、その上に金属膜１０，数千オングスト
ローム程度の厚い多結晶シリコン膜１１をこの順に堆積
する。

【００２０】次に、図１（ｂ）　に示すように、ほう素
を含んだガラス膜１２を全面に堆積した後に、フォトリ
ソグラフィ法によりパターニングした感光材（ここでは
図示しない）をマスクとして上記ガラス膜１２を異方性
エッチングにより、選択的に除去する。さらに、感光材
を除去し、上記ガラス膜１２をマスクとし、かつ上記金
属膜１０をエッチングストッパーとして上記厚い多結晶
シリコン膜１１を異方性エッチングにより、選択的に除
去する。

【００２１】次に、図１（ｃ）　に示すように、上記厚
い多結晶シリコン膜１１をマスクとして金属膜１０を選
択的に除去する。また、９００度程度の熱処理により、
ガラス膜１２から厚い多結晶シリコン膜１１へほう素を
拡散・活性化させ、厚い多結晶シリコン膜１１を濃度１
×１０２０／ｃｍ３程度のＰ＋　型とした後、ガラス膜
１２を除去する。これにより、ソース及びドレイン領域
に相当する領域が厚い多結晶シリコン膜１１に形成され
る。

【００２２】次に、図１（ｄ）　に示すように、全面に
絶縁膜１３となる酸化膜を６０００〜８０００オングス
トローム程度、ＣＶＤ法によって堆積し、該絶縁膜１３
に電極形成用の穴を開けた後、ソース及びドレイン電極
１４を形成する。

【００２３】このように、この実施例によれば、ソース
及びドレイン領域を厚い多結晶シリコン膜，金属膜及び
薄い多結晶シリコン膜で形成したので、トランジスタの
ソース及びドレイン領域の抵抗を下げるとともに、電極
との確実な電気的接続が可能になる。

【００２４】また、ソース及びドレイン領域を厚い半導
体膜，金属膜及び薄い半導体膜で形成したので、抵抗値
の低いソース及びドレイン領域を形成でき、ソース及び
ドレイン電極用の穴を絶縁膜にあけるときのオーバーエ
ッチングに対し、膜厚が十分残り、ソース及びドレイン
電極との確実な電気的接続が可能になる。

【００２５】なお、上記実施例ではＰチャネルトランジ
スタを形成するために、ほう素入りガラス膜を用いたが
、Ｎチャネルトランジスタを形成する場合には砒素入り
のガラス膜などを用いることにより、上記実施例と同様
の効果を得ることができる。

【００２６】さらに、上記実施例では、ソース及びドレ
イン領域を厚い多結晶シリコン膜−金属膜−薄い多結晶
シリコン膜の３層構造で形成したが、同時にこの構造を
別の領域において配線層として用いることも可能であり
、低抵抗な配線領域を同時に形成することができる。

【００２７】

【発明の効果】以上のように、この発明に係る半導体装
置及びその製造方法によれば、ソース及びドレイン領域
を厚い半導体膜，金属膜及び薄い半導体膜の積層体で形
成したので、ソース及びドレイン領域の抵抗値を下げる
ことができ、また、ソース及びドレイン電極用の穴を絶
縁膜に形成するときのオーバーエッチングに起因する電
気的接続の不良を回避でき、ソース及びドレイン領域と
電極との確実な接続を得ることができるという効果があ
る。

【図面の簡単な説明】

【図１】この発明の一実施例における半導体装置の製造
工程の主要断面図である。

【図２】従来の半導体装置の製造工程の主要断面図であ
る。

【符号の説明】

１　　　　半導体基体 ２　　　　ゲート電極 ３　　　　ゲート絶縁膜 ４　　　　薄い多結晶シリコン膜 ５　　　　感光材 ６　　　　ソース及びドレイン領域 １０　　金属膜 １１　　厚い多結晶シリコン膜 １２　　ほう素入りガラス膜 １３　　絶縁膜 １４　　ソース及びドレイン電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　薄い半導体膜をトランジスタのチャネ
   ルとして用いるボトムゲート型の薄膜トランジスタにお
   いて、ソース及びドレイン領域をそれぞれ厚い半導体膜
   ，金属膜及び薄い半導体膜の積層体で形成したことを特
   徴とする半導体装置。
2. 【請求項２】　　半導体基板上にゲート電極を形成する
   工程と、上記ゲート電極上を含む上記半導体基板上の全
   面に、ゲート絶縁膜を形成する工程と、上記絶縁膜上に
   薄い半導体膜と、金属膜と、厚い半導体膜と、不純物入
   りガラス膜とを順に堆積する工程と、上記ガラス膜を選
   択的に除去する工程と、上記ガラス膜をマスクとし、上
   記金属膜を終点として、上記厚い半導体膜を選択的に除
   去する工程と、上記厚い半導体膜をマスクとして上記金
   属膜を選択的に除去する工程と、熱拡散により上記ガラ
   ス膜から上記厚い半導体膜へ不純物を拡散してソース及
   びドレイン領域を形成する工程とを含むことを特徴とす
   る半導体装置の製造方法。