JPS59132649A - 半導体固定記憶装置およびその製造方法 - Google Patents
半導体固定記憶装置およびその製造方法Info
- Publication number
- JPS59132649A JPS59132649A JP58007727A JP772783A JPS59132649A JP S59132649 A JPS59132649 A JP S59132649A JP 58007727 A JP58007727 A JP 58007727A JP 772783 A JP772783 A JP 772783A JP S59132649 A JPS59132649 A JP S59132649A
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- Japan
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- dirt
- electrodes
- memory
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はターン・アラウンド・タイムの短縮を可能とし
た半導体固定記憶装置とその製造方法に関する。
た半導体固定記憶装置とその製造方法に関する。
読出し専用メモリーとしてひろく用いられている半導体
固定記憶装置（以下ＲＯＭという）の一種として、記憶
セル用の多数のＭＯＳ ）ランジスタのなかから任意に
選択されたＭＯＳトランジスタの閾値電圧を変化させて
情報を書き込むようにしたＲＯＭが知られている。その
具体的な方法としては、特定のメモリーセルについてだ
けそのｒ−）酸化膜の膜厚を変えたり、チャンネル領域
に不純物をイオン注入したりする手段が用いられている
。このような情報書き込みには固定マスクが用いられる
ことから、これらは一般にマスクＲＯＭと呼ばれる。
固定記憶装置（以下ＲＯＭという）の一種として、記憶
セル用の多数のＭＯＳ ）ランジスタのなかから任意に
選択されたＭＯＳトランジスタの閾値電圧を変化させて
情報を書き込むようにしたＲＯＭが知られている。その
具体的な方法としては、特定のメモリーセルについてだ
けそのｒ−）酸化膜の膜厚を変えたり、チャンネル領域
に不純物をイオン注入したりする手段が用いられている
。このような情報書き込みには固定マスクが用いられる
ことから、これらは一般にマスクＲＯＭと呼ばれる。
上記マスクＲＯＭを構成する手段としては、メモリーセ
ルのチャンネル長を変化させてそのＭＯＳ ）ランジス
タの閾値電圧を変えることも可能で、このようなマスク
ＲＯＭとして第１図に示すものが紹介されている（日経
エレクトロニクス、１９８２年、７−１９ 、海外技術
速報）。同図において、１は一導電型のシリコン基板で
ある。
ルのチャンネル長を変化させてそのＭＯＳ ）ランジス
タの閾値電圧を変えることも可能で、このようなマスク
ＲＯＭとして第１図に示すものが紹介されている（日経
エレクトロニクス、１９８２年、７−１９ 、海外技術
速報）。同図において、１は一導電型のシリコン基板で
ある。
該シリコン基板１０表面には選択的にフィールド酸化膜
２が形成されている。該フィールド酸化膜２で囲まれた
メモリー素子用ＳＤＧ領域（ソース、ドレイン、ダート
形成領域）には、ＭＯＳトランジスタのソースおよびド
レイン領域となる不純物領域３・・・（基板１に対して
逆導電型）が形成されている。そして、これら不純物領
域３・・・間のチャンネル領域上にはダート酸化膜４を
介して多結晶シリコン層からなるダート直極５１５□が
形成されている。ダート電極５２はダート電極５１よシ
もダート幅が短かく形成されている。従って、トランジ
スタＢはトランジスタＡよりもチャンネル長が短かく、
閾値電圧が低くなっているおシ、これにより情報の書き
込みが行なわれている。なお、６はＣＶＤ−８１０２膜
、７はアルミニウム配線である。
２が形成されている。該フィールド酸化膜２で囲まれた
メモリー素子用ＳＤＧ領域（ソース、ドレイン、ダート
形成領域）には、ＭＯＳトランジスタのソースおよびド
レイン領域となる不純物領域３・・・（基板１に対して
逆導電型）が形成されている。そして、これら不純物領
域３・・・間のチャンネル領域上にはダート酸化膜４を
介して多結晶シリコン層からなるダート直極５１５□が
形成されている。ダート電極５２はダート電極５１よシ
もダート幅が短かく形成されている。従って、トランジ
スタＢはトランジスタＡよりもチャンネル長が短かく、
閾値電圧が低くなっているおシ、これにより情報の書き
込みが行なわれている。なお、６はＣＶＤ−８１０２膜
、７はアルミニウム配線である。
ところで、マスクＲＯＭはユーザーの要望に応じた情報
を書き込んだ状態で出荷される。そして、通常は情報書
き込みの直前の工程捷で終了したものを中間製品として
ス【・ツクしておき、受注した段階で情報書き込み以降
の工程を行なうといった生産形態が採用され、これによ
ってターン・アラウンド・タイム（ユーザーからＲＯＭ
データを受は取ってから製品をイ９るまでに要する期間
）の短縮が図られている。従って、情報の書き込みは全
製造工程のうちできるだけ後の工程で行なうのが望まし
い。この意味から、次に説明するように第１図のマスク
ＲＯＭはその他のものよりも優れている。
を書き込んだ状態で出荷される。そして、通常は情報書
き込みの直前の工程捷で終了したものを中間製品として
ス【・ツクしておき、受注した段階で情報書き込み以降
の工程を行なうといった生産形態が採用され、これによ
ってターン・アラウンド・タイム（ユーザーからＲＯＭ
データを受は取ってから製品をイ９るまでに要する期間
）の短縮が図られている。従って、情報の書き込みは全
製造工程のうちできるだけ後の工程で行なうのが望まし
い。この意味から、次に説明するように第１図のマスク
ＲＯＭはその他のものよりも優れている。
多結晶シリコフケ９−トのＭＯＳ ）ランジスタをメモ
リー素子としたマスクＲＯＭの一般的な製造工程は次の
通りである。
リー素子としたマスクＲＯＭの一般的な製造工程は次の
通りである。
（ａ） フィールド酸化膜２の形成
（ｂ） ダート酸化膜４の形成
（ｃ）多結晶シリコン層の堆積およびダート電極５１．
５２の形成 （ｄ） 不純物領域３の形成 （ｅ） ＣＶＤ −ＳｉＯ２膜６の形成（ｆ） コ
ンタクトホールの開孔 （ｇ） Ａ７蒸着およびパターンニングによるアルミ
ニウム配線７の形成 第１図のマスクＲＯＭを製造する場合、ＲＯＭデータの
書き込みはダート電極を形成する工程（Ｃ）、５− 更に詳しく言えば多結晶シリコン層をｉ＋ターンニング
するためのＰＥＰ （ｐｈｏｔｏ ｅｍｇｒａｖｉｎｇ
ｐｒｏｃｅｓｓ ）工程において行なわれる。こわに対
して、チャンネル領域に不純物をイオン注入してＲＯＭ
データを書き込みを行なうマスクＲＯＭでは、通常ｒ−
）酸化膜４を形成する前に書き込みが行なわれる。また
、ダート酸化膜４の膜厚を変えてＲＯＭデータを書き込
むマスクＲＯＭでは、轟然ながらダート酸化膜４を形成
する工程（ｂ）で書き込みが行なわれる。従って、第１
図のマスクＲＯＭはその他従来のマスクＲＯＭよりもタ
ーン・アラウンド・タイムを短縮することができる。
５２の形成 （ｄ） 不純物領域３の形成 （ｅ） ＣＶＤ −ＳｉＯ２膜６の形成（ｆ） コ
ンタクトホールの開孔 （ｇ） Ａ７蒸着およびパターンニングによるアルミ
ニウム配線７の形成 第１図のマスクＲＯＭを製造する場合、ＲＯＭデータの
書き込みはダート電極を形成する工程（Ｃ）、５− 更に詳しく言えば多結晶シリコン層をｉ＋ターンニング
するためのＰＥＰ （ｐｈｏｔｏ ｅｍｇｒａｖｉｎｇ
ｐｒｏｃｅｓｓ ）工程において行なわれる。こわに対
して、チャンネル領域に不純物をイオン注入してＲＯＭ
データを書き込みを行なうマスクＲＯＭでは、通常ｒ−
）酸化膜４を形成する前に書き込みが行なわれる。また
、ダート酸化膜４の膜厚を変えてＲＯＭデータを書き込
むマスクＲＯＭでは、轟然ながらダート酸化膜４を形成
する工程（ｂ）で書き込みが行なわれる。従って、第１
図のマスクＲＯＭはその他従来のマスクＲＯＭよりもタ
ーン・アラウンド・タイムを短縮することができる。
しかしながら、第１図のマスクＲＯＭではＲＯＭデータ
の書き込み工程自体がレジスト・クターンの形成、エツ
チングからなり、更にダート電極５１＋５２の仕上シ寸
法をチェックする工程が含まれるため、書き込み工程に
か々りの時間を要するという問題があった。
の書き込み工程自体がレジスト・クターンの形成、エツ
チングからなり、更にダート電極５１＋５２の仕上シ寸
法をチェックする工程が含まれるため、書き込み工程に
か々りの時間を要するという問題があった。
他方、ユーザーは発注したＲＯＭが所期の設計６一
通りに動作するか否かを確認する必要からエン・ソニア
リングサンプルを要求するのが好適で、このような事情
からもターン・アラウンド・タイムの短縮に対する要求
は今後ます捷す強くガることが予想される。
リングサンプルを要求するのが好適で、このような事情
からもターン・アラウンド・タイムの短縮に対する要求
は今後ます捷す強くガることが予想される。
本発明は上記事情に鑑みてなされたもので、メモリー素
子のダート電極を総て同じ幅に形成し、かつｒ−）電極
を形成した後にメモリー素子のチャンイル長を・変化さ
せて情報の書き込みを行なうことができ、もってターン
・アラウンド・タイムの短縮を図ることができる半導体
固定記憶装置およびその製造方法を提供するものである
。
子のダート電極を総て同じ幅に形成し、かつｒ−）電極
を形成した後にメモリー素子のチャンイル長を・変化さ
せて情報の書き込みを行なうことができ、もってターン
・アラウンド・タイムの短縮を図ることができる半導体
固定記憶装置およびその製造方法を提供するものである
。
本発明による半導体固定記憶装置は、メモリー素子を構
成する多数の絶縁ダート電界効果トランジスタが総て同
じ幅の多結晶シリコンパターンからなるケ゛−ト電極を
有し、これらメモリー素子のうちの情報を書き込まれた
メモリー素子ではソースおよびドレイン領域が他のメモ
リー素子とは異なった拡散深度で形成され、実効チャン
ネル長が他のメモリー素子と相違していることを特徴と
するものである。
成する多数の絶縁ダート電界効果トランジスタが総て同
じ幅の多結晶シリコンパターンからなるケ゛−ト電極を
有し、これらメモリー素子のうちの情報を書き込まれた
メモリー素子ではソースおよびドレイン領域が他のメモ
リー素子とは異なった拡散深度で形成され、実効チャン
ネル長が他のメモリー素子と相違していることを特徴と
するものである。
上記本発明の半導体固定記憶装置は本発明による製造方
法で製造できるため、従来よルも短いターン・アラウン
ド・タイムで製造することができる。
法で製造できるため、従来よルも短いターン・アラウン
ド・タイムで製造することができる。
本発明による半導体固定記憶装置の製造方法は、−導電
型の半導体基板表面にメモリー素子用の多数の絶縁ダー
ト電界効果トランジスタを形成するための素子領域を形
成する工程と、該素子領域表面を覆うダート絶縁膜を形
成する工程と、全面に多結晶シリコン層を堆積した後に
とれを・リーンニングして多数のメモリー素子のダート
電極を総て同じ幅で形成する工程と、該ｆ−）電極をマ
スクとして前記総てのメモリー素子のソースおよびドレ
イン予定部に基板に対して逆導電型の不純物をイオン注
入する工程と、任意に選択された前記メモリー素子にの
みそのダート電極をマスクとしてソースおよびドレイン
予定部に基板とは逆導電型の不純物を重ねてイオン注入
することにより情報の書き込みを行なう工程と、熱処理
を行なって前記イオン注入された不純物を活性化するこ
とによりメモリー素子のソースおよびドレイン領域を形
成する工程とを具備したことを特徴とするものである。
型の半導体基板表面にメモリー素子用の多数の絶縁ダー
ト電界効果トランジスタを形成するための素子領域を形
成する工程と、該素子領域表面を覆うダート絶縁膜を形
成する工程と、全面に多結晶シリコン層を堆積した後に
とれを・リーンニングして多数のメモリー素子のダート
電極を総て同じ幅で形成する工程と、該ｆ−）電極をマ
スクとして前記総てのメモリー素子のソースおよびドレ
イン予定部に基板に対して逆導電型の不純物をイオン注
入する工程と、任意に選択された前記メモリー素子にの
みそのダート電極をマスクとしてソースおよびドレイン
予定部に基板とは逆導電型の不純物を重ねてイオン注入
することにより情報の書き込みを行なう工程と、熱処理
を行なって前記イオン注入された不純物を活性化するこ
とによりメモリー素子のソースおよびドレイン領域を形
成する工程とを具備したことを特徴とするものである。
上記本発明の製造方法によれば、情報書き込みのイオン
注入が行なわれたメモリー素子には他のメモリー素子よ
りもソースおよびドレイン予定部に多量の不純物がイオ
ン注入される。また、活性化のだめの熱処理を行なった
ときの不純物の拡散長は、下記の拡散方程式に示される
ように、不純物濃度が高はど大きくなる。
注入が行なわれたメモリー素子には他のメモリー素子よ
りもソースおよびドレイン予定部に多量の不純物がイオ
ン注入される。また、活性化のだめの熱処理を行なった
ときの不純物の拡散長は、下記の拡散方程式に示される
ように、不純物濃度が高はど大きくなる。
ｄＮ ｄ２Ｎ
□＝ Ｄ□
ｄ ｔ ｄｘ２
Ｎ：不純物濃度
Ｄ：拡散係数
９−
従って、情報書き込みのだめのイオン注入が行なわれた
メモリー素子では他のメモリー素子よりも拡散深度の深
いソースおよびドレイン領域が形成される。そして、こ
のときの拡散は等方性であるから、拡散深度の深いソー
スおよびドレイン領域はｆ−）電極下にも大きく侵入
して形成され、この結果メモリーセルの実効チャンネル
長が変化して情報が書き込まれる。
メモリー素子では他のメモリー素子よりも拡散深度の深
いソースおよびドレイン領域が形成される。そして、こ
のときの拡散は等方性であるから、拡散深度の深いソー
スおよびドレイン領域はｆ−）電極下にも大きく侵入
して形成され、この結果メモリーセルの実効チャンネル
長が変化して情報が書き込まれる。
上記の説明から理解されるように、本発明の製造方法に
おいては、情報の省き込みをダート電極形成の後に行な
うため、従来よシもターン・アラウンド・タイムを短縮
することができる。
おいては、情報の省き込みをダート電極形成の後に行な
うため、従来よシもターン・アラウンド・タイムを短縮
することができる。
なお、確実に本発明による情報書き込みの効果を得るた
めにはメモリー素子のソースおよびドレイン領域が比較
的浅い必要がある。本発明の製造方法において情報書き
込み以外の不純物ドーグ法としてもイオン注入を用いて
いるのはこの理由によるものである。
めにはメモリー素子のソースおよびドレイン領域が比較
的浅い必要がある。本発明の製造方法において情報書き
込み以外の不純物ドーグ法としてもイオン注入を用いて
いるのはこの理由によるものである。
以下第２図（Ａ）〜（Ｃ）を参照し、本発明の−実施１
０− 例になるマスクＲＯＭにつきその製造方法を併記して説
明する。
０− 例になるマスクＲＯＭにつきその製造方法を併記して説
明する。
（１）まず１．型のシリコン基板１１表面を選択酸化し
てフィールド酸化膜１２を形成することによシ、該フィ
ールド酸化膜１２で囲まれたメモリー素子用のＳＤＧ領
域を分離する。次いで、ＳＤＧ領域表面を熱酸化してケ
“−ト酸化膜１３を成長させた後、全面にダート電極材
料として多結晶シリコン層を堆積する。続いて、写真蝕
刻法によりこの多結晶シリコン層をパターンニングし、
総てのメそり一素子のダート電極１４・・・を同じダー
ト幅で形成した後、更に該ダート電極１４をマスクとし
てダート酸化膜１３をエツチング除去し、ソースおよび
ドレイン領域予定部を露出させる。この状態で全面にド
ーズ量３、５ Ｘ １０１５／ ｏｉ＋２で砒素をイオ
ン注入する。このとき、フィールド酸化膜１２およびゲ
ート電極１４・・・がブロッキングマスクとなり、ＳＤ
Ｇ領域のソースおよびドレイン領域予定部に砒素が導入
される（第２図（Ａ）図示）。
てフィールド酸化膜１２を形成することによシ、該フィ
ールド酸化膜１２で囲まれたメモリー素子用のＳＤＧ領
域を分離する。次いで、ＳＤＧ領域表面を熱酸化してケ
“−ト酸化膜１３を成長させた後、全面にダート電極材
料として多結晶シリコン層を堆積する。続いて、写真蝕
刻法によりこの多結晶シリコン層をパターンニングし、
総てのメそり一素子のダート電極１４・・・を同じダー
ト幅で形成した後、更に該ダート電極１４をマスクとし
てダート酸化膜１３をエツチング除去し、ソースおよび
ドレイン領域予定部を露出させる。この状態で全面にド
ーズ量３、５ Ｘ １０１５／ ｏｉ＋２で砒素をイオ
ン注入する。このとき、フィールド酸化膜１２およびゲ
ート電極１４・・・がブロッキングマスクとなり、ＳＤ
Ｇ領域のソースおよびドレイン領域予定部に砒素が導入
される（第２図（Ａ）図示）。
（１１） 次に、ＲＯＭデータを書き込もうとするメ
モリー素子上に開孔部を有するレジストパターン１５を
形成した後、該レジストパターン１５および書き込みが
行なわれるメモリー素子のダート電極１４をマスクとし
、ドーズ量 ３．５ Ｘ １０ ／ｃｒｎ２ＣＲＯＭデータ書き込
みのための砒素のイオン注入を行なう（第２図（Ｂ）図
示）。
モリー素子上に開孔部を有するレジストパターン１５を
形成した後、該レジストパターン１５および書き込みが
行なわれるメモリー素子のダート電極１４をマスクとし
、ドーズ量 ３．５ Ｘ １０ ／ｃｒｎ２ＣＲＯＭデータ書き込
みのための砒素のイオン注入を行なう（第２図（Ｂ）図
示）。
これによって、ＲＯＭデータが書き込まれるメモリー素
子のソースおよびドレイン領域予定部には、他のメモリ
ー素子の倍以上の砒素が導入される。
子のソースおよびドレイン領域予定部には、他のメモリ
ー素子の倍以上の砒素が導入される。
（ｉｉｉ） 次に、レジストパターン１５を除去した
後、熱処理を行なって先にイオン注入された砒素の活性
化を行なう。これによって砒素は熱拡散され、メモリー
素子のソース、ドレイン領域となるｎ型の不純物領域１
６が形成される。このとき、ＲＯＭデータの書き込みが
行なわれたメモリー素子では倍以上の砒素がイオン注入
されているため、熱処理の隙の拡散長が大きくなり、他
のメモリー素子よりも拡散深度の大きい不純物領域１ｄ
が形成される。因みに、不純物領域１６の拡散度が０．
３μの場合、不純物領域１／の拡散深度は０．５μとす
ることができる。その後、ＣｖＤ−８Ｉ０２膜１７の形
成、コンタクトホールの開孔を行ない、更にＡｊの蒸着
およびパターンニングによりアルミニウム配線１８を形
成する（第２図Ｃ）図示）。
後、熱処理を行なって先にイオン注入された砒素の活性
化を行なう。これによって砒素は熱拡散され、メモリー
素子のソース、ドレイン領域となるｎ型の不純物領域１
６が形成される。このとき、ＲＯＭデータの書き込みが
行なわれたメモリー素子では倍以上の砒素がイオン注入
されているため、熱処理の隙の拡散長が大きくなり、他
のメモリー素子よりも拡散深度の大きい不純物領域１ｄ
が形成される。因みに、不純物領域１６の拡散度が０．
３μの場合、不純物領域１／の拡散深度は０．５μとす
ることができる。その後、ＣｖＤ−８Ｉ０２膜１７の形
成、コンタクトホールの開孔を行ない、更にＡｊの蒸着
およびパターンニングによりアルミニウム配線１８を形
成する（第２図Ｃ）図示）。
こうして得られた第２図（Ｃ）のマスクＲＯＭでは、拡
散深度の大きい不純物仰域１６′をソース、ドレイン領
域とするメモリー素子Ｂでは、この不純物領域の横方向
の拡散長（ダート電極１４下への侵入長）も必然的に大
きく、従って浅い不純物領域１６をソース、ドレイン領
域とする他のメモリー素子Ａよシも実効チャンネル長が
短かくなっている。この結果、メモリー素子Ｂの閾値電
圧は他のメモリー素子Ａの閾値電圧よシも低く、このこ
とはメモリー素子Ｂに情報が曹き込まれていることを意
味する。
散深度の大きい不純物仰域１６′をソース、ドレイン領
域とするメモリー素子Ｂでは、この不純物領域の横方向
の拡散長（ダート電極１４下への侵入長）も必然的に大
きく、従って浅い不純物領域１６をソース、ドレイン領
域とする他のメモリー素子Ａよシも実効チャンネル長が
短かくなっている。この結果、メモリー素子Ｂの閾値電
圧は他のメモリー素子Ａの閾値電圧よシも低く、このこ
とはメモリー素子Ｂに情報が曹き込まれていることを意
味する。
このように、第２図Ｃ）のマスクＲＯＭではメモリー素
子のダート電極１４・・・を総て同じダート１３− 幅で形成しながらチャンネル長の変化によってＲｏｍ情
報を書き込むことができる。しかも、上述したところか
ら明らかなように、その製造工程においてＲＯＭ情報の
書込みは第２図（Ｂ）のレジスト・（ターン１５を形成
するＰＥＰ工程において行なわれる。従って、この場合
のターン・アラウンドタイムはこれ以後の工程に要する
期間となる。このため、同じくチャンネル長の変化によ
、ｂＩ國幸樵の書き込みを行なうＭ１図のマスクＲＯＭ
に比較すると、ダート電極の形成に要する期間だけター
ン・アラウンド・タイムを短縮することができる。
子のダート電極１４・・・を総て同じダート１３− 幅で形成しながらチャンネル長の変化によってＲｏｍ情
報を書き込むことができる。しかも、上述したところか
ら明らかなように、その製造工程においてＲＯＭ情報の
書込みは第２図（Ｂ）のレジスト・（ターン１５を形成
するＰＥＰ工程において行なわれる。従って、この場合
のターン・アラウンドタイムはこれ以後の工程に要する
期間となる。このため、同じくチャンネル長の変化によ
、ｂＩ國幸樵の書き込みを行なうＭ１図のマスクＲＯＭ
に比較すると、ダート電極の形成に要する期間だけター
ン・アラウンド・タイムを短縮することができる。
なお、上記実施例ではソースおよびドレイン予定部を露
出させた状態でイオン注入を行なっているが、ダート酸
化膜１３で覆われた状態でイオン注入することも可能で
ある。
出させた状態でイオン注入を行なっているが、ダート酸
化膜１３で覆われた状態でイオン注入することも可能で
ある。
一ト電極を形成した後にメモリー素子のチャン □
１４− ネル長を変化させることにより情報の書き込みを行なう
ことができ、もってターン・アラウンド・タイムの短縮
を可能とした半導体固定記憶装置およびその製造方法を
提供できるものである。
１４− ネル長を変化させることにより情報の書き込みを行なう
ことができ、もってターン・アラウンド・タイムの短縮
を可能とした半導体固定記憶装置およびその製造方法を
提供できるものである。
第１図はメモリー素子のチャンネル長を変化させて情報
の書き込みを行なった従来のマスクＲＯＭを示す断面図
、第２図体）〜Ｃ）は本発明の一実施例になるマスクＲ
ＯＭおよびその製造工程を説明するだめの断面図である
。 １ノ・・・ｐ型シリコン基［，１２・・・フィールド酸
化膜、１３・・・ｒ−）酸化膜、１４・・・ケ９−ト電
ｍ、１５・・・レジストパターン、１６．１６’・・・
不純物領域、１７・・・ＣＶＤ −５ｉｎ２膜、１８・
・・アルミニウム配縁。 出願人代理人 弁理士 鈴 江 武 彦１５−
の書き込みを行なった従来のマスクＲＯＭを示す断面図
、第２図体）〜Ｃ）は本発明の一実施例になるマスクＲ
ＯＭおよびその製造工程を説明するだめの断面図である
。 １ノ・・・ｐ型シリコン基［，１２・・・フィールド酸
化膜、１３・・・ｒ−）酸化膜、１４・・・ケ９−ト電
ｍ、１５・・・レジストパターン、１６．１６’・・・
不純物領域、１７・・・ＣＶＤ −５ｉｎ２膜、１８・
・・アルミニウム配縁。 出願人代理人 弁理士 鈴 江 武 彦１５−
Claims (2)
- （１）メモリー素子を構成する多数の絶縁ダート電界効
果トランジスタが総て同じ幅の多結晶シリコンパターン
からなるダート電極を有し、これらメモリー素子のうち
の情報を書き込まれたメモリー素子ではソースおよびド
レイン領域が他のメモリー素子とは異なった拡散深度で
形成され、実効チャンネル長が他のメモリー素子と相違
していることを特徴とする半導体固定記憶装置。 - （２）−導電型の半導体基板表面にメモリー素子用の多
数の絶縁ダート電界効果トランジスタを形成するだめの
素子領域を形成する工程と、該素子領域表面を覆うダー
ト絶縁膜を形成する工程と、全面に多結晶シリコン層を
堆積した後にこれをパターンニングして多数のメモリー
素子のダート電極を総て同じ幅で形成する工程と、該ダ
ート電極をマスクとして前記総てのメモリー素子のソー
スおよびドレイン予定部に基板に対して逆導電型の不純
物をイオン注入する工程と、任意に選択された前記メモ
リー素子にのみそのダート電極をマスクとしてソースお
よびドレイン予定部に基板に対して逆導電型の不純物を
重ねてイオン注入することにより情報の書き込みを行な
う工程と、熱処理を行なって前記イオン注入された不純
物を活性化することによりメモリー素子のソースおよび
ドレイン領域を形成する工程とを具備したことを特徴と
する半導体固定記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007727A JPS59132649A (ja) | 1983-01-20 | 1983-01-20 | 半導体固定記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007727A JPS59132649A (ja) | 1983-01-20 | 1983-01-20 | 半導体固定記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132649A true JPS59132649A (ja) | 1984-07-30 |
Family
ID=11673738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007727A Pending JPS59132649A (ja) | 1983-01-20 | 1983-01-20 | 半導体固定記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102058A (ja) * | 1984-10-24 | 1986-05-20 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
-
1983
- 1983-01-20 JP JP58007727A patent/JPS59132649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102058A (ja) * | 1984-10-24 | 1986-05-20 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
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