JPS61502993A - ３ウェルｃｍｏｓ技術 - Google Patents

３ウェルｃｍｏｓ技術

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ３ウ工ルＣＭＯ３技術 リチャード・シー・ジョイ タルサイム・ラル・パードラ 本出願は、同一発明者による１９８４年５月２５日付一部継続出願第０６／６１ ４．４１８号である。
発明の背景 本発明は、３ウ工ルＣＭＯ８構造及び、デバイスを形成のための少なくとも３種 の活性領域を提供する製造方法に関する。高い破壊電圧を有するデバイスを形成 するためには、活性領域が、ＮまたはＰ型の軽度にドープされた領域を有すると 良く、低い破壊電圧を有するＮチャンネルデバイスを形成するためには、活性領 域が、中程度乃至高度にドープされたＰウェルを有すると良く、また、低い破壊 電圧を有するＰチャンネルデバイスを形成するためには、活性領域が、中程度乃 至高度にドープされたＮウェル領域を有すると良い。
第１ａ図は公知技術に基づくＰウェルＣＭＯ８構造を示す。Ｐウェル１はシリコ ン基層２内に拡散している。シリコン基層２は、約２×１０１５〜４×１０１５ 原子／ｃｔ／ｌの範囲のレベルにＮ型ドーパントにより中程度にドープされてい る。次いで、Ｐウェル１内に、ゲート６を有するＮチャンネルデバイス３のソー ス及びドレーン領域４．５を形成し、Ｎ型基層２内にゲート１０を有するＰチャ ンネルデバイス７のソース及びドレーン領１１Ａ　８．９を形成する。
製造過程に於けるばらつきのために、実用上は、Ｐウェル及びＮ基層にて行われ る実際のドーピングのレベルと所望のドーピングのレベルとの間には幾分かの偏 差が存在する。このよう４に偏差の影響を小さくするために、Ｐウェル１のドー ピングは、Ｎ基層２のドーピングのレベルよりも少なくとも１桁高くされ、それ により、製ｊ貨過程のばらつきに拘らず、Ｐウェル１は、十分に高いＰ型ドーパ ントの濃度を有することとなる。
デバイスの集積度、即ち単位面積当りのデバイスの数を増大するにつれて、公知 技術に基づく構造に於てはスケールダウンの問題が生じてくる。例えば、デバイ ス７のＰ＋領域８とドレーン領域９との間の距離が小さくなるにつれて、Ｐチャ ンネルトランジスタ７の短縮化されたチャンネルに於ける閾電圧値等の電気的パ ラメータを適切なものにするためにＮ基層２のドーピングのレベルを高めなけれ ばならない。しかしながら、基層２のドーピングを高めるためには、上記した理 由により、Ｐウェル１のドーピングのレベルも高めなければならない。
Ｐウェル１のドーピングレベルを高めると、Ｎ＋ソース及びドレーン領域４．５ と、Ｐウェル１との間の接合部静電容量が増大する。実際に、Ｏバイアス下にあ る片面接合部に於て、接合部の静電容量は、”ＨＯ３ＩＮＴＥＧＲＡＴＥＤ　Ｃ ＩＲＣＵＩＴＳ”（Ｅｎｇｉｎｅｅｒｉｎｇ　５ｔａｆｆ　ｏｆ　Ａｍｅｒｉｃ ａｎ　Ｍｉｃｒｏ−３ｙｓｔｅｍｓ著、Ｒｏｂｅｒｔ　Ｅ、　Ｋｒｉｅｇｅｒ　 Ｐｕｂ、　Ｇｏ、　、１９７９年発行）の第４５〜４６頁に記載されているよう に、接合部の軽度にドーピングされている側のドーパントの濃度の平方根に比例 して増大する。この静電容量の増大は、トランジスタ３のスイッチング速度を損 うという副作用を伴う。
このスケールダウンの問題を克服するために、Ｐａｒｒｉ　ｌ　ｔ。
らにより、“′丁ＷＩＮ−丁υＢ　ＣＭＯ３−Ａ　ＴＥＣＨＮＯＬＯＧＹ　ＦＯ ＲＶＬＳＩ　ＣＩＲＣＵＩＴＳ”（ＩＥＥＥ　Ｔｅｃｈ、　Ｄ　ｔｇ、、　Ｉｎ ｔ、　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔ、、　１９８０年＞（ｉ’） 第７５２〜７５５頁に於いて、２タブ（ｔｗｉｎｔｕｂ）０ＭＯ３技術が開発さ れた。第１ｂ図は、この２タブ構造を示す。
この構造は、Ｎ十基層２１上に形成された軽度にドーピングされたエピタキシャ ル領域２５を有する。Ｎ十基層を用いることにより、基層の抵抗を減少させ、ラ ッチアップを防止することができる。ラッチアップとは、後記するように第１ｂ 図に示された構造内の寄生的バイポーラトランジスタをオンさせることを意味す る。
次いで、Ｐウェル２３及びＮウェル２４を、イオン注入によりエピタキシャルＦ Ｊ２０内に形成する。これは、図示されない酸化膜／窒化膜マスクにより範囲を 郭定し、イオン注入を行うと共にＮウェル２４を選択的に酸化し、残存するマス クを除去すると共に酸化膜マスクにより形成されたＮウェル２４に自己整合する ようにＰウェル２３を注入することにより自己整合的に行うことができる。
Ｐウェル２３及びＮウェル２４は、それぞれの活性領域の性能を最適化−リ−る ために、個別にドープされる。例えば、活性領域は、Ｐウェル２３に形成された グー１〜２７、ゲート絶縁膜３３、ソース領域２５及びドレーン領域２６を有す る１〜ランジスタ２８、及びＮウェル２４に形成されたグー１〜３１、ゲート絶 縁膜３３、ソース領域２９及びドレーン領域３０を有するトランジスタ３２を含 む。従って、Ｐチャンネルデバイス３２の寸法が小さくなったことに応じてＮウ ェル２４のドーピングのレベルを高めるために、Ｐウェル２３のドーパントの濃 度を高める必要がなくなる。
重要なことは、この２ウエル構造に於ては、奇生的なバイポーラ１〜ランジスタ が形成されることで必る。例えば、Ｎ＋領域２６、Ｐウェル２３及びＮ十基層２ １により奇生的なＮＰＮトランジスタが形成される。しかしながら、Ｎ十基層は 抵抗値が低く、従ってラッチアップが防止される。
ラッチアップは良く知られた問題であって、その解析が、”ＥＬＩＭＩＮＡ丁Ｉ ＯＮ　叶　１−ＡＴＣＨ−ＵＰ　ＩＮ　ＢＵＬＫ　Ｃ−ｆ（Ｏ３”（ＩＥＤＨＰ ａｐｅｒ　１０．２．　Ｉ）ｅｃｅｍｂｅｒ　８−７０．　Ｗａｓｈｉｎｇｔｏ ｎ、　Ｄ、　Ｃ，）に於て行われている。
前記した公知の２タブ構造に於ては、Ｎウェル２４及びＰウェル２３がいずれも 高度にドープされている。Ｐａｒｉ　ｌ　ｌＯは、各ウェルの表面にて、約１０ １６原子／　ＣｆＡの濃度を有するドーパントを用いている。両ウェルのドーピ ングのレベルが比較的に高く、この構造は、例えば２０Ｖ以上の高電圧下に於て 動作にするべく設計されたトランジスタ、ダイオード、抵抗器等のデバイスを集 積するのに適していない。特に、公知の２タブ＠造は、約２０Ｖ以上の高い接合 破壊電圧を必要とするＥＰＲＯＭ（イレーザブル・プログラマブル・リードオン リー・メモリ）或いはＥＥＦＲＯＭ（エレクトリカリ−・イレーザブル・プログ ラマブル・リードオンリー・メモリ）等を集積するためには適していない。
同一チップ上に高電圧及び低電圧デバイスの両者を共存させ、異なるウェルごと に異なるドーピングレベルを達成する必要に加えて、より高速であって低コスト であり、しかも歩留まりが高く、小型のデバイスを形成し得る構造を製造するた めの方法を開発することが望まれている。また、同一チップ上の異なるウェルに 、異なるドーピングレベルを達成すると共に異なるドーパントを用いるという目 的を達成するために種々の公知方法が開発されている。
第２ａ図及び第２ｂ図に示された方法は、窒化膜／酸化膜に複数の窓を設け、次 いで、半導体内に拡散絶縁領域、ベース領域及びコレクタ接触領域を設は得るよ うに表面を露出させるものである。これらの領域は、所定の手順により、マスク が用いられ、露出され、次いでドープされる。
窓と窓との間に残された酸化膜／窒化膜の領域は、ウェルの端縁部を郭成し、こ れらの領域に、次に用いられるフォトレジストマスクの端縁部が郭成される。マ スクの端縁部れ、窒化膜／酸化膜がウェルの端縁を郭成するために利用されるた め、マスクの整合誤差がそれ程厳しくない。米国特許第３，９２８，０８１号は 、このようなマスクの整合誤差を取除くための方法を開示している。
第３ａ図及び第３ｂ図に示されているように、本発明の発明者の一人であるバー １〜う等に付与された米国特許第４゜４５０．０２１号は、ドープされるべき領 域１１０を郭定するためのマスクを用い、同じマスクをドープされた領域上に保 護膜１１１を形成するために用いる技術を教示している。この技術によれば、酸 化膜の端縁が、ドープされるべき領域を郭定するため、保護膜１１１の端縁の整 合が確保される。マスクを除去すると、露出した第２の領１ｉｉｉ１１２が、保 護膜１１１により覆われた第１の領域に対して干渉することなくドープされるよ うに自動的に整合される。
この方法によれば、一つのマスキング工程により二つのウェルをドープすること ができ、マスクを郭成すると共にそれを使用するために要する時間を節約し、ド ープされるべき領域の自動的整合を達成することができる。この米国特許に開示 された方法は、チップ内のソース及びドレーン領域に注入を行う場合に使用し得 る旨記載されている。
このように、デバイスの一部を、後に形成される部分のためのマスクとして用い ることは、整合誤差を防ぐための方法として周知であった。
米国特許第４，２７７．２９１号明細書は、第４ａ図及び第４ｂ図に示されたよ うな、Ｐドーピング及び拡散工程の間に、高度にＮドープされた酸化膜マスクを 形成し、かつ互いに隣接すると共に自己整合し得るＮ及びＰウェルを形成するた めに用いることのできる別の方法を開示している。Ｎドープされた酸化膜マスク は、Ｐドーピング工程の間に、マスクされた部分がドープされるのを防止し、ド ープされた酸化膜から、基層に向けてＮドーパントの拡散を行い、同時に、Ｐド ープされた領域を基層に拡散させ、最終的には、自己整合したＮ及びＰウェルを 同時に形成することができる。
本発明は、軽度にドープされた基層内に、基層と同一の導電形式を有する中程度 乃至高度にドープされた第１のウェルと、基層に対して逆の導電形式を有する中 程度乃至高度にドープされた第２のウェルと、基層と同一のオーダの導電率を有 するいずれかの形式の軽度にドープされた第３の領域とからなるものであって良 い、少なくとも３つの活性領域を有する半導体構造を提供するものである。本発 明の成る実施例によれば、第３の領域が、基層そのものの一部をなしている。
本発明は、更に、基層内に形成されるウェルの数よりも少ないマスク工程を必要 とする半導体構造を形成するための方法を提供する。この方法の二つの実施例に ついて以下に説明するが、いずれの場合も、２回のフ７ｆｌ〜マスク工程を用い るのみで３ウ工ル基層を形成することができる。いずれの実施例も、（１１−の チップ上に形成された複数のデバイスが厚いフィールド酸化膜により絶縁される Ｊ：うな応用の適するものである。第１の実施例によれば、隣接するウェル同士 が互いに整合していない。第１の方法は、活性デバイスとなる領域上に酸化膜／ 窒化膜を形成し、この窒化膜を通して、活性領域の基層及び隣接する露出フィー ルド酸化膜をドープする。第２の方法によれば、ドープされるべき領域が露出さ れ、デバイスの活性領域が形成されるべき領域をドープし、次いでこの領域を厚 い酸化物の膜により覆う。第２の）ｔトレジストマスクを用いることにより、薄 い酸化膜／窒化膜の領域を除去し、このとき、新たに形成された厚い酸化膜及び または酸化膜／窒化膜が第２の露出領域の端縁部を郭成するために用いられ、こ の手順が他の領域について繰返される。このような手順を経ることにより、後に 形成されるウェル領域が、既に形成されたウェル領域と自動的に整合し、前記し た方法に対して順次ウェル領域を形成するための工程に於て、ウェルの数よりも 少ない回数のマスク工程を行うのみで済む。これらの方法は、いずれも先に用い られたフォトレジストマスクと新たに用いられるフォトレジストマスクを正確に 整合させる必要がない。更に別の実施例についても後に説明する。
図面の簡単な説明 第１ａ図は従来技術に基づくＰウェルＣＭＯ８構造を示第１ｂ図は従来技術に基 づく２タブＣＭＯ３ＭＡ造を示す。
第２ａ図及び第２ｂ図は、順次ウェルを形成するために個別のマスクを用いるに 際して、ドープされたウェルを形成するための窓を形成するための従来技術に基 づく方法を示す。
第３ａ図及び第３ｂ図は、ドープされるべきウェルの端縁部を郭成する酸化膜領 域を用い。フォトレジストマスクを除去する前に、ドープされた領域に酸化膜ま たは窒化膜のマスクを成長させる公知技術に基づく方法を示す。
第４ａ図及び第４ｂ図は、成る導電形式を有するドーパントを注入し、同時に露 出した隣接する領域に反対の導電形式を有するドーパントを注入するような、高 度にドープされた酸化膜のマスクを用いることにより隣接するウェルを成長させ るための従来技術に基づく方法を示す。
第５図は、本発明に基づき形成された３ウ工ルＣＭＯ３構造の一実施例を示す。
第６図は、本発明に基づき形成された３ウ工ルＣＭＯ８構造の第２の実施例を示 す。
第７ａ図〜第７ｊ図は、活性領域がウェルの形成後に形成され、隣接するウェル が自己整合していないような、本発明に基づく方法の実施例により、異なる組成 を有する３つのウェルを形成するための手順を示す。
第８ａ図〜第８ｈ図は、隣接するウェルが自己整合されるような本発明に基づく 方法により異なる組成を有する３つのウェルを形成するための手順を示す。
第８１図〜第８ｊ図は、２つの注入されかつ自己整合したウェルと、活性領域の 形成のために用いることのできる自己整合した高電圧用の第３の領域とを有する デバイスを示す。
第９図〜第１１図は、本発明に基づき第７ａ図〜第７ｊ図または第８ａ図〜第８ ｈ図に示されたようにして形成されたＩＩ上にデバイスを形成するために用いら れる周知方法の手順を示す。
実施例の説明 本発明に基づき形成された構造の一実施例が第５図の断面図により示されている 。領ｆ＝！４０は、一般にはシリコンからなる軽度にドープされたＰ型半導体Ｍ Ｆｇを示す。或いは、領域４０は、下側の基層の上側に形成されたエピタキシＡ ・ル半導体材料でおっても良い。説明を簡略化するために、以下の記載に於ては 、領域４０を基層と称することにする。
本実施例に於て、基層４ｏは、約３０〜１００オーム−ｃｍの範囲の抵抗率を有 するＰ型シリコン半導体である。Ｐ型シリコン基層の場合、約３０〜１００オー ム−ｃｍというｔ　抗率は、塁層中し：約１　ｘ　１０１４〜２．５ｘ　１０１ ４原子／ｃｒｄの濃度の不純物が含まれていることに対応する。これは、”Ｐｈ ｙｓｉｃｓ　ａｎｄ　ＴｅｃｈｎｏｌｏｇＶ　ｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏ ｒ　Ｄｅｖｉｃｅｓ”　（Ｇｒｏｖｅ著、Ｊｏｈｎ　Ｗｉｌｅｙ　＆　５ｏｎｓ 　１９６７年発行）の第１１１〜１１３頁に記載されている。一般に、基層の抵 抗率は、基層内の不純物の濃度が高まるにつれて増大する。
抵抗率ρは、導電率σの逆数でおるから（即ちσ＝１／ρ）、抵抗率ρに代えて 導電率σを用いることもできる。
また、いくつかの種類のＰＮ接合部の破壊電圧は、基層中の不純物の濃度に反比 例する。例えば、Ｐ領域及びＮ領域の不純物の濃度がこれら領域中に於て均一で あって、接合部の片側の不純物の濃度が、他方の側の不純物の濃度よりも大幅に 高いような、極めて非連続的な接合部である所謂片側ステップ接合部は、前記文 献の第１９４頁に記載されているように、臨界電界値が一定の場合、基層のドー パントの濃度に反比例する接合破壊電圧を有する性質を有する。同様に、極めて 浅い拡散接合部は、片側ステップ接合部と極めて類似した挙動を示す。前記文献 の第１５９頁を参照されたい。
従って、基層４０及び領域４３のＰ型不純物の濃度が、１Ｘ１０１４〜２．５× １０１４原子／ｃ／Ｉｌ程度のオーダの低いものであるために、（２０Ｖ以上の ）高い接合破壊電圧を有する活性デバイスを領域４３に形成することができる。
別の実施例に於ては、領域４３は、単に基層４ｏの一部からなる。
Ｎウェル４１は、一般にイオン注入により基層４ｏ内に形成されるＮ型領域であ って、例えば、約８Ｘ１０１４〜３〜高度にドープされている。或いは、Ｎウェ ル４１を形成するために周知の拡散工程を用いることもできる。Ｎウェル４１は 、例えば、Ｐチャンネルトランジスタ、抵抗器或いはダイオード（図示せず）等 の低電圧デバイスを形成するために適する。
Ｐウェル４２は、基層４０内に、（一般にイオン注入または拡散により）形成さ れた中程度乃至高度にドープされたＰ型半導体材料の領域である。Ｐウェル４２ 内のＰ型ドーパントの濃度は、約８Ｘ１０１４〜３Ｘ１０１６原子／ｃｉの範囲 である。Ｐウェル４２は、例えば、抵抗器、ダイオード、またはＮチャンネルト ランジスタ等の低電圧デバイスを形成するために適する。
第５図のＰウェル４２及びＮウェル４１は、形成されるＰチャンネル及びＮチＡ ７ンネルデバイスの、ドーパントのレベルに依存する閾電圧値等の所望の電気的 特性を達成するために、それぞれ別個にドープされる。領域４３は、Ｐ型半導体 材料の軽度にドープされた領域である。一般に、領域４３内のドーパントのレベ ルは、約１×１０１４〜４×１０１４Ｐ型原子／　ｃｔｄの範囲で、Ｐウェル４ ２及びＮウェル４１に形成された低電圧デバイスに密接して（２０Ｖ以上の）高 い接合破壊電圧を有するデバイスを形成するのに適する。
上記した実施例は、Ｐ型基層を用いるものであった。Ｎ型基層を用いることもで き、その場合には領域４３がＰ型導電性を有することとなる。しかしながら、Ｎ 型基層を用いた場合、前記文献の第１１３頁に記載されでいるように、一般に、 同一の抵抗率を得るためには必要となる不純物の濃度が低くなる。例えば、基層 ０１０〜５０オーム−ｃｍの抵抗率は、約４Ｘ１０１４〜１Ｘ１０１４原子／ｃ ｒｄのＮ型不純物の濃度に対応する。
ここで注意すべきことは、第５図に示されている領１０．４１．４２及び４３の 配置が重要でない点である。例えば、第６図に示された実施例の場合、Ｎウェル ５１及び領域５３が、Ｐウェル５２により分離されている。この実施例の場合、 領域５３は、基層５０と同様の導電形式を有し、しかも基層５０と同程度の導電 率を有する。
本発明に基づく３ウ工ルＣＭＯ８＠ｍするための一つの方法が第７ａ図〜第７ｊ 図に示されている。別の方法が、第７ａ図から第８ａ図〜第８ｈ図により示され る。いずれの場合も、形成過程が、Ｎ型またはＰ型の軽度にドープされた基Ｍ６ ０から開始する。基層６０がＰ型の場合、ドーパントの濃度が、約１Ｘ１０　原 子／〜とするのが一般的である。Ｎ型の基層を用いる場合にはドーパントの濃度 が低くなる。
第７ａ図は、基礎となる酸化膜と、その上に形成された窒化膜とを有する軽度に ドープされた半導体構造を示す。
見向にて約４５〜７５分間、約１００’Ｃに於ける熱酸化により約５００〜１０ ０人の範囲の厚さに基層６０上に形成されたものである。
窒化膜６２は、例えば低圧気相成長（ｌ　ＰＣＶＤ）により約１５００人の厚さ に、基礎となる酸化膜６１上に形成されたものである。
第１の実施例 本発明に基づき個別に注入されたウェル領域を形成するための成る方法によれば 、第７ａ図に示された基礎となる酸化膜６１と窒化膜６２とが、第７ｂ図に示さ れたデバイスの活性領域を郭成するべくパターン化される。隣接するフィールド 領域が露出されるが、活性領域は酸化膜６１及び窒化膜６２により覆われたまま でいる。このパターン化は、フォトレジスト８１を窒化膜６２に向はスピニング によりコーティングし、次いでソフトベイクすることにより達成される。フィー ルドマスクがウェハーフラットに整合され、マスクにより露出したフォトレジス トの部分が化学線に曝露される。次いで、曝露されたフォトレジスト８１の部分 が現像により除去される。次いでフォトレジスト８１がハードベイクされ、窒化 膜及び酸化膜のマスクされなかった領域を除去するために用いられる腐蝕液によ る影響を受けないようにする。一般に、窒化膜のマスクされなかった領域を除去 するためにプラズマエツチングが用いられ、ＨＦ緩衝溶液が酸化膜領域を除去す るために用いられる。
フォ１ヘレジスｌへ８１の残りの領域は、第７Ｃ図に示された構造６４を形成す るために、エツチング過程の後に除去される。当業者で必れば容易に理解し得る ように、所望に応じて、（第７Ｃ図の構造に残された酸化膜６１及び窒化膜６２ の部分の下側の基層６０内に位置する活性領域等の）活性領域を郭成するための フォトレジスト８１及びマスク工程は、すべての所望のウェル領域を形成するま で延期することもできる。
フォトレジスト８２のＰウェルマスクが、Ｐウェル（Ｎチャンネル）フィールド 及び活性領域６５を露出させた構造６４上に形成される。この過程に於て、第７ ｄ図に示されているように、フィールド領域は完全に露出しており、活性領域は 窒化膜／酸化膜サンドウィッチ６１．６２により部分的に保護されている。
次いで、硼素を用いて、約３Ｘ１０１３イオン／ｃｔｉの濃度及び約２５ＫｅＶ のエネルギレベルにて、Ｐ型ドーパントのフィールド注入を行う。この過程は、 フィールド領域内の浅い領域に硼素を注入し、フィールド反転電位を高め、奇生 的なフィールドデバイスの形成を防止する。
次に、硼素を用いて、約６×１０１２イオン／Ｃｒｉ及び約１２０ＫｅＶのエネ ルギレベルにてＰウェル注入を行う。これは、Ｐウェルを、窒化膜／酸化膜を貫 通して注入するのに十分なレベルである。
第７ｅ図に示されているように、前記と同様にして、フォトレジストのＮウェル マスクを用いて、Ｎウェル（Ｐチヤンネル）フィールド及び活性領域７１を露出 する。次いで、燐を用いることによりＮ型ドーパン１への゛フィ−ルド酸化を行 う。このＮウェル注入は、約２Ｘ１０１２イｉ　’、−′／　ｃｒｉの濃度及び 約１５０ＫｅＶのエネルギレベルＧごて燐を用いて行う。
軽度にドープされた領域が高電圧領域仁して機能する場合には、高電圧領域マス クを形成する必要がない。しかしながら、高電圧領域のドーバンｌ−の形式或い はドーパントの濃度を調整したい場合には、フォトレジストを用いて図示されな い高電圧領域マスクを形成し、高電圧デバイスのためのフィールド及び活性領域 を露出させる。次に、選択された形式の不純物を用いることにより高電圧領域注 入を行う。例えば、Ｐ型高電圧領域に対して、約ｌＸ１０１４〜４Ｘ１０１４Ｐ 型原子／ａ１１の濃度のドーパントが用いられる。
成る実施例に於ては、高電圧領域のためのフィールド注入が、高電圧領域のドー パントの形式に応じて、前記したようなＮ型またはＰ型フィールド注入と共に行 われる。
第７ｅ図は、Ｎウェルマスクの形成、Ｎウェル注入、Ｎウェルマスクの除去、Ｐ ウェルマスクの形成、Ｐウェル注入、Ｐウェルマスクの除去、高電圧領域マスク の形成、高電圧領域注入及び高電圧領域マスクの除去の後の半導体構造を示す。
第７ｆ図に示されているように、ウェハを約１１５０℃の酸素雰囲気内に約８乃 至１２時間曝露することにより、Ｎウェル、Ｐウェル及び高電圧領域注入層内の ドーパントが基層６０内に拡散され、同時に、約１０００人の厚さのフィールド 酸化膜１０１を形成する。フィールド酸化膜１０１は、約１０００℃の湿った酸 素雰囲気内にて２乃至４時間成長し、最終的に約６０００〜１００００人の厚さ となる。フィールド酸化膜１０１は、基層６０内に形成された隣接する活性領域 間を電気的に絶縁する勤ぎをする。第７ｆ図は、Ｎウェル７１、高電圧領域６８ 及びＰウェル６５が基層内に形成された状態でフィールド酸化を行った後の半導 体構造を示ず。第７ｆ図の高電圧領域６８の周囲の破線は、高電圧領域注入が行 われなかった場合に、この領域が基層自身であることを示す。
次に、燐酸によるウェットエツチングまたはＣＦ４プラズマエツチングにより窒 化膜６２を除去し、活性領域から窒化膜６２が除去された第７ｇ図に示された半 導体Ｍ４造を形成する。次に、例えばＨＦ緩衝溶液を用いたエツチングにより、 基礎となる酸化１１１６１を活性領域から除去し、第７ｈ図に示されたように、 例えば、約９００’Ｃの乾燥酸素雰囲気内にて約３％のＨＣｌを用いた約９０分 間の熱酸化により、ゲート酸化膜１０２を、約３００〜３５０人の範囲の厚さに て半導体構造の全体に亘って形成する。所望に応じて、酸化膜１０２を形成した 後に、周知のようにして、適当な閾値調整用注入を行う。
次、多結晶シリコン膜１０３（第７１図）を、例えば低圧気相成長により、約３ ５００人の厚さにて半導体構造の全面に亘って被着する。多結晶シリコン膜１０ ３は、電気的接続線、デバイスゲート領域及びコンデンサの電極としては能する 。多結晶シリコン膜１０３は、その面抵抗値が約２０〜３０オーム／単位面積に 減少するように、燐によりドープされる。
第７ｊ図に示されているように、フォトレジスト及び周知のフォトリソグラフィ ー及びエツチング技術（例えばＣＦ４プラズマによるエツチング）を用いて、Ｎ ウェル７１、高電圧領１ｔ６８及びＰウェル６５内の活性デバイス及びドープさ れた多結晶シリコン接続線（図示せず）のためのゲートが形成される。
第２の実施例 隣接するｆウェル領域が自動的に自己整合するような本発明に基づき、ウェル領 域を個別に注入により形成する第２の方法に於ては、第８ａ図に示された基礎と なる酸化膜６１及び窒化膜６２が、デバイスのウェル領域の一つを郭成するため にパターン化される。第８ａ図に示されているように、このパターン化は、フォ トレジスト６３をスピンコーティングにより窒化膜６２に被着することにより行 われ、フォ（〜レジスト６３は次いでソフトベークされる。第１のウェル領域の マスクが、ウェーファに整合され、マスクにより露出したフォトレジストの領域 に化学線が照射される。
フォトレジストの暴露された領域６４が、第８ａ図に示されるように除去される 。次に、フォトレジスト６３をハードベークし、窒化膜及び酸化膜のマスクされ なかった領域を除去するために用いられる腐蝕液による影響を受けないようにす る。第８ｂ図に示されたように、一般に、マスクされなかった窒化膜の領域を除 去するためにプラズマエツチングが用いられ、酸化膜の領域を除去するためにＨ Ｆ緩衝溶液が用いられる。
約６×１０１２イオン／ｄの濃度及び約１２０ＫｅＶのエネルギレベルにて、硼 素を用いてＰウェル６５の注入を行う。
第８Ｃ図に示されたように、次に）ｔトレンスト６３を除去する。
第８ｄ図に示されているように、Ｐウェル６５をドーピングした後に、酸化膜６ ６を、露出された領域に形成し、ウェー７７を約９００　’Ｃ〜１０００℃の酸 素雰囲気内にて約１〜３時間暴露し、Ｐウェル６５内のドーパン１〜を、基層６ ０内に成る程度拡散させる。その結果、酸化膜６６が約３０００人の厚さに形成 される。
第８ｅ図に示されたように、酸化膜６６を形成した後に、第２のフォトレジスト 膜６７ａ、６７ｂを所定のパターンにて形成し、第２のウェル領域を形成するべ き部分を露出させる。次いで、（前記した要領にて）窒化膜６２および酸化膜６ １の露出部分を除去し、第２のウェル６８となるべき部分も露出させる。
この第２のウェルを形成する過程が１．この自己整合法の重要な特徴である。一 方に於て、第２のフォトレジスト膜６７ｂではなく酸化膜６６が第２のウェルの 端縁部を郭定する。従って、第２のウェル６８の端縁は、フォトレジスト膜６７ ｂの整合の精度に依存することなく、第１のウェル６５の端縁に完全に整合する 。従って、隣接するウェル同士を整合させる従来技術の問題が克服され、しかも これが簡単に低コストにて達成される。
本実施例の場合、第２の・シェルがドープされ、高電圧デバイスを形成づる。軽 度にドープされた基層自身が高電圧領域として機能する所望の特性を有する場合 には、高電圧領域を形成する必要がない。しかしながら、高電圧領域に於Ｃプる ドーパントの形式及びドーパントの濃度を調整したい場合には、露出した高電圧 領域６８を、第８ｅ図に示されたようにして、選択された形式の不純物を用いて 注入により形成することができる。例えば、Ｐ型高電圧領域に対しては、杓、１ ×１０〜４Ｘ１０１４原子／ｃｒＡの濃度のドーパントが最終的に用いられてい る。
第８ｒ図に示されているように、注入を行った後に、Ｐウェルド−バントの場合 と同様に、高電圧領域のドーパン１〜か、成る程度拡散し、酸化膜６９が露出領 域内にて成長でる。前記した、Ｐウェルにて酸化膜を成長させるための条件と同 一の条件を用いることにより、露出した高電圧領域に於ける酸化膜の急速な成長 を達成することができ、Ｐウェルの上側の既存の酸化膜の厚さの増大を緩慢なも のにすることができる。これば、酸化膜の成長が、シリコン原子と酸素原子との 間の近接度に依存する極めて非線形なものであるからである。
第８ｇ図に示されたように、酸化膜及び窒化膜は、Ｎウェル７１が形成されるべ き高電圧ウェル６８に隣接する領域から除去される１３次いで、燐等からなるＮ 型ドーパントを用い、約２５ＫｅＶの、エネルギレベル及び約５×１０１２イオ ン／ｃＩ７ｉの温度にて低エネルギ注入を行う。ウェル領域６５．６８及び７１ のドーパントは、例えばウエーファを約１１５０’Ｃの乾燥酸素雰囲気内にて約 ８〜１２時間加熱することにより、約３〜６ミクロンの所望の接合深さに拡散さ れ、酸化膜７２を約ｉ　ｏｏｏ入の厚さに形成する。
或いは、所望に応じて、Ｎウェル７１が形成されるべき高電圧ウェル６８に隣接 する領域から酸化膜６１及び窒化膜６２を除去する必要がない。この場合、燐等 からなるＮ型ドーパントが、Ｎウェル７１が形成されるべき部分を覆う酸化膜６ １及び窒化膜６２を貫通する注入を行うために用いられる。この時、厚い酸化膜 ６６．６９がマスクとして機能する。注入を行った後、第８ｈ図に示されたよう に、Ｎウェル７１を形成するためにドーパントを拡散させる目的でデバイスを加 熱する。窒化膜６２がそのまま残されるため、第８ｈ図に示されている厚い酸化 膜７２を、Ｎウェル領域７１の上側に形成しない。適切かつ公知の技術を用いる ことにより、窒化膜６２及び酸化膜６１．６９及び６６を除去し、以下に説明す る工程を行うことにより、第９図に示された。構造を得る。
ここで８３　ｍ−ｆべきことは、二つのフォトレジストマスク６３．６７ａ、ｂ を用いるのみで三つのウェルが形成され、一つのフォトレジストマスクの端縁を 、その前に形成されたマスクの端縁に整合させる必要がない点である。従って、 自動的な自己整合を達成し得るＪ：うな単純な製造方法が実現する。
必要に応じて、酸化膜７２を、ウェル７１をウェル６８及び６５の深さに拡散さ せるべく成長させることもできる。
次いで、酸化膜６６．６９及び７２を除去し、良好な平面度及び明瞭に区分され たウェル領域を有するデバイスのための３ウ工ル塁層を形成することができる。
第８ｈ図は、基層内に、Ｎウェル７１、高電圧領域６８及びＰウェル６５が残さ れた酸化後の半導体構造を示す。
第８ｈ図に於ける高電圧領域６８の周囲の破線は、高電圧領域注入が用いられな かった場合に基層白身がこの領域であって良いことを示している。次いで、例え ば、ＨＦｌｆｆ１溶液を用いることにより酸化膜６６．６９及び７２が除去され 、周知技術により、ウェル領域６５．６８及び７１にデバイスが形成される。
第８ｊ図に示された別の実施例は、高電圧領域に対する注入を行うことを必要す ることなく基層６ｏを高電圧領域として用い、二つの注入及び拡散されたウェル ６５．６８を有する構造を提供する。本実施例の場合、第８ｄ図に示されたよう に酸化膜６６を形成し、第８ｅ図に示されたようにフォトレジストＭ６７ａ、６ ７ｂを被着した後に、酸化膜／窒化膜６１．６２を貫通する注入を行うことによ り、第８１図に示されたような注入ウェル領域６８を形成する。
ウェル６８は、ウェル６５に対して自動的に自己整合する。
次に、約８〜１２時間に亘って、約１１５０’Ｃの温度に加熱することにより注 入ウェル６８を拡散させる。次に、窒化膜６２、厚い酸化膜６６及び博い酸化膜 ６１を除去し、第８ｊ図に示された、注入ウェル６５、注入ウェル６８及び高電 圧デバイスとして適する基層領域６ｏとからなる活性領域を形成するための三つ の領域を有する。第８ｊ図に示された基層が形成される。
当業者であれば本明細書の記載から容易に理解し得るように、最初に窒化膜６２ を除去することによりウェル領域６８を注入することも可能である。この場合、 ウェル領域６８内の注入ドーパントを拡散させる間に、追加の厚い酸化膜をＮウ ェル６８の上側に形成する。この厚い酸化膜は、厚い酸化膜６６の除去と同時に 除去される。
本発明により形成されるデバイス 前記したいずれの実施例を用いた場合でも、ウェル領域及び基層自身に形成され た酸化膜は、残された窒化膜と同様に除去される。その上から、新たな基礎とな る酸化膜（厚さ約２００〜５００人）及び窒化膜（１５００人）が形成される。
活性領域を郭定する活性領域マスクを用い、フィールド注入を行うことにＪ−リ 、（一般に１００００人の厚さを有する）フィールド酸化膜を公知のようにして 形成する。初期に形成された基礎となる酸化膜、／窒化膜は除去され、グー１〜 絶縁体が形成される。
第９図〜第１１図は、前記した実施例のいずれかにより形成された３ウ工ル基層 を用いる典型的な回路の一部の形成過程分示すａ隣接するウェル間に厚い酸化膜 １０１が形成され、隣接する活性領域間に奇生的な導電路が形成されるのを防止 する。絶縁のための薄肉化された酸化膜１０２が、各ウェル領域の中心部の上面 に形成される。
次に、前記したように多結晶シリコン膜が被着され、Ｎウェル７１、高電圧領域 ６８及びＰウェル６５内の活性デバイスのためのゲート１２１．１２２及び１２ ３並びにドープされた多結晶シＩノコン相互接続線（図示せず）が形成される。
次に、ソース／ドレーン領域を形成するべくＰ型硼素イオンが注入される領域を 露出させるフォトレジストからなるＰ型ソース／ドレーンンスク１３０（第９図 ）を形成することにより、Ｎウェル７１内にソース及びドレーン領域１４５（第 １０図）を形成する。硼素の注入は、５０ＫｅＶのエネルギレベルにて、３Ｘ１ ０１５イオン／ａｔｒの濃度をもって行われる。高電圧領域６８もＮ型である場 合には、硼素マスク１３０は、高電圧領域をも露出させる。
Ｎ＋型イオンを注入するべき領域を露出させる（図示されない）フォトレジスト からなるＮ＋ソース／ドレーンマスクを形成することによりＰウェル６５内にＮ ＋ソース及びドレーン領域を形成する。Ｎ十注入は、約７５ＫｅＶのエネルギレ ベルにて約５Ｘ１０１５燐イオン／ｃｒｉの濃度にて行われる。高電圧領域６Ｂ もＰ型Ｃある場合には、高電圧領域６８のためのＮ＋ラン−スフドレーン注入を 、Ｐウェル６５内にＮ＋ソース／ドレーン領域を形成するのと同時に形成するこ とができる ソース及びドレーン注入の後、ウェー７７を約９００℃〜１０００’Ｃの温度の 酸素雰囲気内に暴露することにより、約０．３ミクロンの適切な接合深さを達成 する。この過程の間に、ソース／ドレーン領域に約５００人の厚さの酸化膜が成 長する。第９図に示されているように、このようにして形成された半導体構造は 、高電圧領ｔｉ！６８内に、Ｐ十Ｎウェルソース及びドレーン領域１４５、Ｎ＋ Ｐウェルソース及びドレーン領域１４６並びにソース／ドレーン領域１４７等を 所望の導電形式を有するものとして形成することができる。
第１の金属接触膜ＡＬ−１、第２の金属接触膜ＡＬ−２、第１のＰＶＸ膜ｐｖｘ −ｉ及び第２のＰＶＸＩＩ！ｉ！ＰＶＸ−２を有する。第１０図に示されたよう なデバイスを形成するために、領域６５．６８及び７１の活性デバイスの形成を 完成するために標準的な処理技術が用いられた。
」上記した実施例は例示のためのものであって、本発明を何等限定するものでな く、当業者でおれば、上記した開示事項から、本発明の概念から逸脱することな く種々の変形変更を加えて本発明を実施することができる。例えば、当業者であ れば本明細書の記載から容易に理解し得るように、ウェル領域を最初に形成して おいて、次にフィールド注入を形成することも可能である。また、三つ以上の領 域を形成することも可能で、例えば、異なる導電形式を有する二つの高電圧領域 を設けることもできる。更に、第２のウェルを、第１のウェルに隣接して設ける 必要はなく、フォトレジス１〜により、第２のウェルの両境界線を郭定すること も可能である。第２のウェルに厚い酸化膜を形成した後に、第１のウェル及び第 ２のウェルの上面に形成された厚い酸化膜により第３のウェルの両境界線を郭定 することができる。
浄書（内容に変更なし） ＦＩＧ、　ｌａ 手続補正書（方式） ２０発明の名称　３ウ工ルＣＭＯ３技術３、補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国カリフｔルニア州９５０５トサンタクララ・ホームステ ッドロード　３８００名　称　アメリカン・マイクロシステムズ・居　所　〒１ ０２　東京都千代田区飯田橋１−８−６渋澤ビル　電話　２６２−１７６１ 昭和６１年７月３日（発送日昭和６１年７月８日）国際調量報告 Ｎ″ｍｍ１ｍ″′Ａ６ｐｕ“０７８“ＰＣ’ｌ’／ｌｌｓ８ｓ１００９９０

Claims (23)

    【特許請求の範囲】
  1. １．半導体構造であって、 第１の導電形式を有する基層と、 前記基層よりも高い導電率を有すると共に前記第１の導電形式を有し、かつ前記 基層内に形成された第１のウェルと、 前記基層よりも高い導電率を有すると共に前記第１の導電形式とは異なる第２の 導電形式を有し、かつ前記基層内に形成された第２のウェルと、 高い接合破壊電圧を有するデバイスを形成するべく、前記基層と同一のオーダの 導電率を有すると共に前記第１または前記第２の導電形式を有し、かつ前記基層 内に形成された第３の領域とを有し、 前記第１、第２及び第３のウェル又は領域の端縁部が自動的に自己整合されるこ とを特徴とする半導体構造。
  2. ２．前記第３の領域が、前記第１の導電形式を有することを特徴とする請求の範 囲第１項に記載の半導体構造。
  3. ３．前記第３の領域が、前記第２の導電形式を有することを特徴とする請求の範 囲第１項に記載の半導体構造。
  4. ４．前記第３の領域が、前記基層の一部からなることを特徴とする請求の範囲第 １項に記載の半導体構造。
  5. ５．前記基層の抵抗率が、約３０〜１００オーム−ｃｍの範囲であることを特徴 とする請求の範囲第１項に記載の半導体構造。
  6. ６．ゲートを有すると共に前記第１のウェル内に形成されたソース及びドレーン を有する第１のトランジスタと、ゲートを有すると共に前記第２のウェル内に形 成されたソース及びドレーンを有する第２のトランジスタと、ゲートを有すると 共に前記第３の領域内に形成されたソース及びドレーンを有する第３のトランジ スタとを備えることを特徴とする請求の範囲第１項に記載の半導体構造。
  7. ７．前記基層がシリコンからなり、約１×１０１４〜２．５×１０１４原子／ｃ ｍ２の濃度のＰ型ドーパントを含み、前記第１のウエルが、約８×１０１４〜３ ×１０１６原子／ｃｍ３の濃度のＰ型ドーパントを含み、前記第２のウェルが、 約８×１０１４〜３×１０１６原子／ｃｍ３の濃度のＮ型ドーパントを含み前記 第３の領域が、約１×１０１４〜４×１０１４原子／ｃｍ３の濃度のＰ型ドーパ ントのを含むことを特徴する請求の範囲第１項に記載の半導体構造。
  8. ８．前記接合破壊電圧が約２０Ｖよりも高いことを特徴とする請求の範囲第７項 に記載の半導体構造。
  9. ９．半導体基層内にウェルを形成するための方法であって、前記基層上に薄い酸 化膜を形成する過程と、前記薄い酸化膜の上に窒化シリコン膜を形成する過程と 、以下の過程、即ち フォトレジスト膜を被着する過程と、 前記フォトレジスト膜の一部を除去することにより、前記窒化シリコン膜の一部 を露出する過程と、前記窒化シリコン膜及び前記薄い酸化膜の露出部分を除去す ることにより前記基層の一部を露出させる過程と、 選択された濃度及び導電形式を有するドーパントを前記基層の前記露出部分内に 注入することにより、前記濃度により定められる破壊電圧を有すると共に、選択 された前記導電形式を有するウェルを形成する過程と、 前記基層の前記露出部分を酸化することにより、前記露出部分上に厚い保護酸化 膜を形成し、前記ドーパントを前記基層中に拡散させる過程とを少なくとも２回 繰返す過程と、 前記過程を十分な回数繰返すことにより所望の数の領域を形成した後に、前記厚 い保護酸化膜を除去する過程とを備えることを特徴とするウェルの形成方法。
  10. １０．少なくとも２回繰返される前記過程が３回繰返されることを特徴とする請 求の範囲第９項に記載のウェルの形成方法。
  11. １１．前記第１の導電形式がＮであって、前記第２の導電形式がＰであることを 特徴とする請求の範囲第９項に記載のウェルの形成方法。
  12. １２．前記第１の導電形式がＰであって、前記第２の導電形式がＮであることを 特徴とする請求の範囲第９項に記載のウェルの形成方法。
  13. １３．前記第１の導電形式を有するドーパントが燐からなり、前記第２の導電形 式を有する前記ドーパントが硼素からなることを特徴とする請求の範囲第１１項 に記載のウェルの形成方法。
  14. １４．前記第１の導電形式を有するドーパントが硼素からなり、前記第２の導電 形式を有するドーパントが燐からなることを特徴とする請求の範囲第１２項に記 載のウェルの形成方法。
  15. １５．少なくとも２回繰返される前記過程の間に、前記フォトレジストの一部を 除去する過程中に、前記厚い保護酸化膜の一部をも暴露させ、隣接するウェル同 士の自動的な整合を達成するようにしてなることを特徴とする請求の範囲第９項 に記載のウェルの形成方法。
  16. １６．半導体基層中にウェルを形成するための方法であって、 前記基層上に薄い酸化膜を形成する過程と、前記薄い酸化膜上に窒化シリコン膜 を形成する過程と、以下に記載された過程、即ち、 フォトレジスト膜を形成する過程と、 前記フォトレジスト膜の一部を除去することにより前記窒化シリコン膜の一部を 露出させる過程と、前記窒化シリコン膜及び前記薄い酸化膜の露出部分を除去す ることにより前記基層の一部を露出させる過程と、 選択された導電形式及び選択された濃度を有するドーパントを前記基層の前記露 出部分に注入することにより、選択された前記濃度により定められる破壊電圧を 有すると共に、選択された前記導電形式を有するウェルを形成する過程と、 前記基層の前記露出部分を酸化させることにより、前記露出部分上に、厚い酸化 保護膜を形成すると共に、前記ドーパントを前記基層中に拡散させる過程とを 少なくとも１回繰返す過程と、 前記過程を所要回繰返した後に、最後のウェル領域を形成するにあたって、 フォトレジスト膜を形成する過程と、 前記フォトレジスト膜の一部を除去することにより前記窒化シリコン膜の一部を 露出する過程と、選択された導電形式及び選択された濃度を有するドーパントを 、前記窒化シリコン膜及び前記薄い酸化膜の前記露出部分を貫通して、前記基層 中に注入することにより、選択された前記濃度により定められる破壊電圧を有す ると共に選択された前記導電形式を有するウェルを形成する過程と、 選択された前記導電形式を有する前記ドーパントを前記基層中に拡散させる過程 と、 前記窒化シリコン膜、前記薄い酸化膜及び前記厚い酸化膜を除去する過程とを 備えることを特徴とするウェルの形成方法。
  17. １７．少なくとも１回繰返される前記過程が１回行われることを特徴とする請求 の範囲第１６項に記載のウェルの形成方法。
  18. １８．少なくとも１回繰返される前記過程が２回行われることを特徴とする請求 の範囲第１６項に記載のウェルの形成方法。
  19. １９．前記第１の導電形式がＮであって、前記第２の導電形式がＰであることを 特徴とする請求の範囲第１６項に記載のウェルの形成方法。
  20. ２０．前記第１の導電形式がＰであって、前記第２の導電形式がＮであることを 特徴とする請求の範囲第１６項に記載のウェルの形成方法。
  21. ２１．前記第１の導電形式を有する前記ドーパントが燐からなり、前記第２の導 電形式を有する前記ドーパントが硼素からなることを特徴とする請求の範囲第１ ９項に記載のウェルの形成方法。
  22. ２２．前記第１の導電形式を有する前記ドーパントが硼素からなり、前記第２の 導電形式を有する前記ドーパントが燐からなることを特徴とする請求の範囲第２ ０項に記載のウェルの形成方法。
  23. ２３．前記フォトレジスト膜の一部を除去するとにより前記窒化シリコン膜の一 部を露出させる過程が、前記厚い保護酸化膜の一部をも除去させることにより、 隣接するウェル間の自動的な整合を達成するものであることを特徴とする請求の 範囲第１６項に記載のウェルの形成方法。
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