JPS63502633A - 積層ｍｏｓ装置のための製造方法 - Google Patents
積層ｍｏｓ装置のための製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
積層ＭＯ３装置のだめの製造方法
技術分野
この発明は下部にある電界効果トランジスタに共通のダート電極と整合された上
部にあるチャンネル領域を有するＭＯ８装置を形成する方法に関する。
背景技術
微小電子産業における２つの継続的目標は実装密度を増加することと動作速度の
ような実行成能を強化することである。それら装置及びそれに関する構造の設計
に対し前進した試みは、アクティブ装置、導通路及び誘電分離領域間の相対的間
隔及び大きさなどを縮小することで今日まで成功してきた。しかし、その結果、
例えば、ホトリングラフの分解能及び装置相互関係による困難性から生じた問題
が発生してきた。
縮小すること自体のほか、ＭＯ３装置密度を増加する他の方法としては、装置を
積重ねるような縦型集積方式がある。この方式は装置の集積密度の増大に大きな
潜在性含有する。その上、ＣＭＯ８技術では、積重ね構造はｐ井戸を省略し、ラ
ンチアップ現象を減少し、回路の複雑性を少くすることができる。
米国特許第４．２７２．８８０号で開示された、低い方のＮＭＯＳ装置のソース
−チャンネル−ドレイン構造がエピタキシャル層及びＰＭＯ３装置のソース−チ
ャンネル−ドレイン構造の中に形成されている積重ね共通ダートＭＯ３ＦＥＴイ
ンバータは再結晶ポリシリコン層に形成される。この公知の自己整合ノンプレナ
・プロセスはエッチ・マスクとしてパターン化された窒化物を使用して共通ダー
トを規定し、更にそのマスクｉｎ形ソース及びドレインを形成するだめの注入マ
スクとして使用する。その後、エピタキシャル層の上部は酸化され、分離酸化物
面のｐ形注入中、その下のダート酸化物層をマスクするために保持される窒化物
と共にｎ形ソース及びドレインの上に分離層を形成する。その後、ｐ形ソース及
びドレインはドープされた酸化物面からの上方拡散によって形成され、共通ダー
トとして整合される。かくして、この公知のプロセスは下ＮＭＯ３）ランジスタ
をパターン化し、注入するだめの標準シリコン自己整合技術に従い窒化物を使用
し、その後窒化物を保持し、それを分離酸化物面のだめのドーパント注入マスク
として使用し、それによ−ってｐ形ソース及びドレインが上方拡散による共通ダ
ートと整合される。
発明の開示
この発明によると、それは構造上に正角酸化物層を形成し、共通ダート電極の反
対側に隣り合いドープド酸化物層領域の位置を定めるべく正角ドープド酸化物層
を形成し、前記ドープド酸化物層の上に大体平面の外面を有する平坦化材料層を
形成し、大体同速度で前記平坦化層及び酸化物層をエツチングして平面の外面を
酸化物層に折返し、共通ダート電極の反対側にドープド酸化物領域を規定し、前
記共通電極上に前記ＭＯ３装置用のダート酸化物層を形成し、前記ドープド酸化
物領域及び前記ダート酸化物上に再結晶ポリシリコン・ンースーチャンネルード
レイン層を形成し、以上の結果生じた構造を加熱してドープド酸化物領域からポ
リシリコン層にドーパントヲ上方拡散し、そこに前記共通ダート電極と前記ＭＯ
３装置のダート酸化物とに整合されたソース及びドレイン領域を規定する各工程
から成る製造方法を提供する。
この発明による製造方法は完全平坦化、完全整列された積重ね共通グー） ＭＯ
３ＦＥＴ構造を提供しうるという利点を有する。その上、上装置のダート酸化物
と上装置の整合されたソース及びドレインは上装置と下装置を分離するレベル間
誘電体を平坦化する処理中に画成される。この方式は１又はそれ以上のマスキン
グ動作を省略し、積重ね構造のダート・オーバーラツプ又はミラー（Ｍｉｌｌｅ
ｒ ）容量を減少することができる。
図面の簡単な説明
次に、下記の添付図面？参照してその例によりこの発明の一実施例？説明する。
第１図乃至第５図は、この発明による処理シーケンスを使用した積重ねＭＯ８Ｆ
ＥＴ装置の製造工程中、シーケンスに取られたモノリシック半導体集積回路の断
面図である。
発明を実施するための最良の形態
第１図は、この発明の処理シーケンスの実施の開始点を示す。その開始構造はｐ
形シリコン基板１０１に形成された自己整合ＮＭＯ８構造１００を含む。このＮ
ＭＯ８構造１００ｔ−形成するに適したシーケンスはアクティブ装置領域２介離
する厚いフィールド酸化物領域１０２を規定し、薄いダート酸化物１０３を成長
し、軽いボロン・イオン注入を使用してｎ形チャンネル装置のしきい値電圧を調
節し、ダート電極１０４（ポリｌ）をデポジットして輪隔を描くようにしたＬＯ
ＧＯ３技術の使用を含む。良型的に、４＋）１層は低圧化学的蒸着（ＬＰＧＶＤ
） ｅ使用して約５００ナノメートル厚にデポジットし、標準インサイチー・
ドーピング技術を使用してドープされ、ダート電極１０４を規定するようマスク
及びパターン化される。次に、第２のドーピングが好ましくはイオン注入を用い
てｎ＋形ソース及びドレイン領域１０５−１０５を形成する。
上装置用のダート酸化物はダート電極１０４の上面１０６に形成されるため、ポ
リ１層がデポジットされ、又は上面がデポジション後に処理され、表面の荒々し
さ及びス／ぐインのない構造を提供する。１つの処理としては、その構造に温度
約１０００℃のウェット酸化条ＦＦｆ与えて少くともポリＩ上に２０ナノメート
ルの酸化物を成長し、ポリ１の衣面層を消費する。次に、緩衝フッ化水素酸のよ
うな従来のエツチング剤を使用して酸化物をエツチングする。この酸化工程中の
消費量を相殺するためポリ１層のデポジット厚を増加することができる。典型的
にこの表面処理はゲート１０４のパターン化及びドーピングの前に行われるが、
希望によりこれら工程後に行うこともできる。
次に、従来のｎ＋形注入ドーピング・ホトリソグラフ・マスク形成及びプリ・マ
ツチング技術を使用して２９１層をドープし、マスクし、エツチングしてポリシ
リコン・ダート電極１０４を形成する。ダート電極１０４は、例えば、エネルギ
１００ ＫｅＶ及び１．４ Ｘ １０ Ｅ１６ドーズでリンイオン注入によりド
ープされる。
次に、第２図の構造において、この発明による独特な処理シーケンスの最初の工
程はダート電極１０４の厚さより実質的に薄い厚さにＮＭＯ８構造１００上にア
ンド−ブトＣＶＤ二酸化シリコン層１０７を正角的にデポジットし、それに続き
層１０７上にピロン・ドープドＣＶＤ二酸化シリコン層１０８をデポジットする
ことによって行われる。層１０７は上ＰＭＯ８装置１３０（第５図）から下ＮＭ
Ｏ３装置１００を電気的に分離する層間誘電体である。重くドープされた層１０
８は上装置１３０の自己整合ソース及びドレインを形成するだめの不純物源とし
て働く。ボロンは上拡散工程中、縦方向だけでなく横方向にも拡散するので、ド
ープド・がラス１０８とダート電極１０４の側面１１２との間に閉分離１１１が
与えられるということがわかる。典型的に、アンド−ブト酸化物層１０７はＬＰ
ＣＶＤ （例えば、３００ｍＴ、４２０℃、シラン及び酸素系を使用）によって
約３００ナノメートル厚に正角にデポジットされる。一般にゾロン・プラスとし
て知られるドープド酸化物層１０８は、例えば、層１０７と同じ処理により約２
００ナノメートル厚に形成され、例えば、固体拡散源（４ＢＮ ＋ ３０□ ２
Ｂ２０３＋２Ｎ２〕としてボロン−窒化物を使用することにより、又はＬＰＣＶ
Ｄ系にがス状ゾロン・ドーパントを加えることにより、その形成中又はその後に
ドープすることができる。２０−３０ナノメートル厚のアンド−ブト酸化物カッ
プ層がボロン・がラス層１０８の上に供給されて、Ｉす■デポジション前のアウ
トディフ二−ジ百ンを防止する。
整合された上ソース及びドレインを設けるため、基板面に対するポリシリコン・
ダート電極１０４によって形成される１工程”をとることが有益である。この工
程及びその結束束じた正角層１０７，１０９の段階面構造の故に、それらの層は
ダート電１１０４の端近くで相当薄くなる。その結果、ドープド酸化物層１０８
の対応する端部１０９−１０９はｆ−）端部１１２−１１２に非常に接近して設
けられる。要約すると、ボロン・ドープドＣＶＤがラス層１０８はダート電極１
０４に非常に接近して形成されるため、上拡散による上ＰＭＯ３装置のソース及
びドレインのその後の形成中、このガラス層が上ダート電極に非常に接近してソ
ース及びドレインを形成し、それによって従来の自己整合シリコン技術によって
提供されるものに非常に類似した整合？提供することができる。
第３図による次の工程は酸化物層１０７，１０８を平坦化し、ダート電極１０４
の上面１０６を露出することである。その１つの適当な方式には、酸化物１０Ｂ
の外表面１１５上に対する比較的低い粘度の有機層１１４のスピンオン供給を含
む。スピンオンされた材料はその供給物の遠心力により、又は後の低温ベータに
より相当平坦な面１１６となるよう流される。次に、はぼ同一速度で有機材料及
び酸化物をエッチするりアクティブ・イオン・エツチングが使用され、上面から
有機層？取払い、その結束束じた層１０７，１０８の外面１１７における有機コ
ーティング１１４の表面１１６のなめらかさを重複する。第４図を見るとよい。
スピンオン・ホトレジスト・デポジションを使用した代我的な平坦化技術及び１
：１ホトレジスト対酸化物工ツチング動作は米国特許第４，０２５，４１１号及
び第４．４０７．８５１号に記載しである。
第４図の平坦化処理方法はダート電１ｉ１０４の上及びフィールド酸化物の上の
酸化物層をダート電極１０４の表面１０６のレベルまで完全に除去し、それによ
って共通ｆ−ト電匝１０４近くの装置アクティブ領域にゾロン・がラス領域１１
８−１１８を精密に規定する。
ゾロン・ガラス領域１１８−１１８の深さ及びそのダート電極１０４への接近は
、希望により、その下のアンド−ブトＣＶＤ酸化物層１０７の厚さを増加又は減
少することにより夫々減少又は増加することができる。
典型的な３００ナノメートル厚の酸化物層１０７゜２００ナノメートル厚のドー
プド・ガラス層１０９、及び５００ナノメートル厚の電１ｉ１０４に対するゾロ
ン・ガラス・ドーパント・ソース領域１１８−１１８は約１００〜２００ナノメ
ートル厚である。
第５図に示す平坦化シークンス後のダート酸化物層１１９は典型的には重蓋比約
３％のＨＣｌでよい約９００℃、４０分間のドライ酸化により、高くドープされ
たポリシリコン上に約２５〜５０ナノメートル厚に選択的に成長させる。その酸
化工程は周囲の酸化物よりシリコン・ダート電極１０４に対してより速く進行す
るから、その結果、上ダート酸化物１１９はダート電極上により有力に形成され
る。又、領域１１８−１１８上の酸化物の成長は有害ではないということに注意
するべきである。要するに、ダート酸化物１１９はダート及びその後に拡散され
るＰＭＯＳソース及びドレイン領域と自己整合して自動的に形成される。
ダート酸化物１１９の形成直後、その酸化物の汚染を防止するため、再びＬＰ
ＧＶＤのような従来の技術分使用して約２５０〜４５０ナノメートル厚の第２の
ポリシリコン層（ポリ■）を形成する。そこで、ポリＩ１層は、例えば、エネル
ギ３５ ＫｅＶ及びドーズＩＥ１２〜２Ｅ１３のボロンを使用したイオン注入に
よって軽くドープされ、上チャンネル領域１２３に必要なチャンネル反転しきい
直を提供する。ポリ■層は、そこでＬＰＧＶＤのような従来の方法により約４０
〜４５ナノメートル厚の窒化物（図に示していない）の不反射性コーティングで
カバーされる。次に、ポＩＪ １１層は、例えば、アルゴン・レーザ・ビームに
露光され（バックサイド温度５００°Ｃ１スポツト・サイズ５０マイクロメート
ル、ステップ・サイズ１５マイクロメートル、ビーム電力９ワノｌ−、走査速度
５５ｃｍ／秒）、そのポリシリコン乞種々の結晶方向を有する再結晶された晶子
マトリックスから成る装置質の物質に変換され、同時にｎチャンネルのソース及
びドレイン領域１０５−１０５（第４図）をアニールする。この動作は、又ドー
グド酸化物領域１１８からのピロンを再結晶？す０層の選ばれた自己整合領域に
再供給して、ｐチャンネル・トランジスタのソース／ドレイン領域１２２−１２
２を形成する。そこで、濃縮フッ化水素酸を使用して窒化物キャップ（図に示し
ていない）が除去され、再結晶ポＩＪ １層が第５図に示すソース１２２、チャ
ンネル１２３及びドレイン１２２構造にノ５ターン化される。
従来の積重ね技術が使用された場合、例えば、ホトレジスト又は二酸化シリコン
及びＰＭＯＳソース及びドレイン領域の注入に使用するチャンネルのマスキング
を含むであろう。しかし、そのような処理方法は２つの積重ね装置１１０，１３
０間に整合を与えないであろう。それに対し、この発明を使用した集積回路は、
例えば、約９００”Ｃで３０分間、領域１１８−１１８からのボロン・ドーパン
ト？ポリ１層に上拡散するべくスチームの熱拡散シーケンスを受け、ダート電（
ｉ １０４と整合したよｐチャンネル・トランジスタのソース１２２及びドレイ
ン１２２の形成を完成する。正確な条件はぎロン・ガラス層１０８の上に形成さ
れるかもしれないキヤツプ層の存在及び厚さに影響され、早まったピロンの外拡
散を禁止する。この熱ドライブインは、又第５図に示す領域１２４−１２４に対
するｎチャンネル・トランジスタ１１０のソース及びトンイン１０５−１０５ｅ
拡散し、アニールするよう働く。
要約すると、この発明は（１）共通ゲート１０４と整合する上装置１３０のダー
ト酸化物１１９の位置を規定すること、及び（２）上装置１３０のダート酸化物
と共通ゲート１０４の両方に整合する上装置のノース１２２及びドレイン１２２
を形成することの両方に固体ドーパント源（第４図の領域１１８’−１１８）
ｋ使用する。
その結果、最少のゲート対上ソース及び上ドレイン容量となることｔｎ徴とし、
それが通常のマスク・アライメント・センシティブなホトリングラフ・グロセス
を使用しないで形成されることを特徴とする完全に整合された積重ねトランジス
タ装置対を提供することができる。
宮
国際調査報告
ＩＮＴＥＲＮ八τｌ０ＮへＬ ＡＰＰＬＩＣＡＴＩＯＮ Ｎｏ、 ＰＣＴ／ＩＪ
Ｓ ８７１００２９６ （Ｓ八 １６３７３）
Claims (1)
- 【特許請求の範囲】 １．上に配置されたチャンネル領域（１２３）を有し、下の電界効果トランジス タ（１１０）と共通のグート電極（１０４）と整合されたＭＯＳ装置（１３０） を形成する方法であって、構造上に正角酸化物質（１０７）を形成し、前記共通 ダート電極（１０４）に近く反対側にドープド酸化物層（１０８）の領域を配置 するよう正角ドープド酸化物層（１０８）を形成し、前記ドープド酸化物層（１ ０８）上に大体平面の外面（１１６）を有する平坦化材料層（１１４）を形成し 、前記酸化物層（１０７，１０８）の平面の外面を折返えすよう大体同一速度で 平坦化層（１１４）及び前記酸化物層（１０７，１０８）をエッチングして前記 共通電極（１０４）の反対側にドープド酸化物領域（１１８）を規定し、前記共 通ダート電極（１０４）上に前記ＭＯＳ装置（１３０）用ダート酸化物層（１１ ９）を形成し、前記ドープド酸化物領域（１１８）及びグート酸化物（１１９） 上に再結晶ポリシリコン・ソースーチャンネルードレイン層（１２０）を形成し 、前記ドープド酸化物領域（１１８）からのドーパントをポリシリコン層（１２ ０）に上拡散してそこに前記ＭＯＳ装置（１３０）のダート酸化物（１１９）及 び共通グート電極（１０４）と整合したソース及びドレイン領域（１２２）を規 定するよう上記工程から生じた構造を加熱する各工程から成るＭＯＳ装置の形成 方法。 ２．前記最初に形成された正角酸化物（１０７）層は実質的に前記共通ダート電 極（１０４）厚より薄い請求の範囲１項記載の方法。 ３．前記グート電極（１０４）に対して規定された前記ドープド酸化物領域（１ １８）は前記下の電界効果トランジスタ（１１０）のソース及びドレイン領域（ １２４）上に配置された請求の範囲１項記載の方法。 ４．前記ポリシリコンを同時に再結晶する工程は前記下の電界効果トランジスタ （１１０）のソース及びドレイン領域（１２４）をアニールし、前記ドープド酸 化物領域（１１８）からのドーパントを前記再結晶ポリシリコン層（１２０）に 再供給する工程を含む請求の範囲３項記載の方法。 ５．前記ドープド酸化物層（１０８）を形成した後その上にキャップ層が形成さ れ、前記ゲート酸化物層（１１９）の形成中、前記共通ダート電極（１０４）の 酸化によるそこからのドーパントの外拡散を防止し、前記平坦化エッチ工程中前 記キャップ層を除去する工程を含む請求の範囲２項記載の方法。 ６．前記電界効果トランジスタはＮＭＯＳトランジスタ（１３０）であり、前記 正角ドープド酸化物層（１０８）はポロンがドープされる請求の範囲３項記載の 方法。
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