JPS5941870A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5941870A
JPS5941870A JP57147055A JP14705582A JPS5941870A JP S5941870 A JPS5941870 A JP S5941870A JP 57147055 A JP57147055 A JP 57147055A JP 14705582 A JP14705582 A JP 14705582A JP S5941870 A JPS5941870 A JP S5941870A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ＭＩＳ型半導体装置の製造方法の改良に関す
る。
〔発明の技術的背景とその問題点〕
集積回路の製造においては、アドレス情報を記憶セル圧
伝達するワード線を、ＭＩＳ型トランジスタのダート電
極と同一材料で形成することが行われている。例えば、
第１図に示す如く集積回路のセルアレー１は基本的には
セル２、ワード線３及びビット線４から構成され、この
うちワード線３はトランスファトランジスタと呼ばれる
トランジスタのダート電極に接続される。
シリコンを半導体基板とする集積回路ではダート電極に
多結晶シリコンが用いられる。したがって、ワード線４
も多結晶シリコンで形成されることが多い。また、半導
体基板と逆導電型となるソースやＰレイン等の拡散層が
ビット線３、電源線或いはアース線のいずれかをなすこ
ともある。
ところで、集積回路ではその応答速度の高速化が極めて
重要な項目であるが、近年配線抵抗によるデータ伝達の
遅延（ＲＣ遅９Ｌ）が上記高速化を妨げる大きな要因と
なっている。すなわち、ワード線をなす多結晶シリコン
は電記伝導上半導体であシ、電気抵抗が比較的高いもの
である。このため、多結晶シリコンの抵抗がワード線の
信号伝達の遅延の原因となり、これが集積回路の応答速
度を低下させる。また、ソースやドレイン等の拡散層を
ピッ）ｌ、電源線或いはアース線として用いる場合、拡
散層が電気伝導上竿導体であるため、上記と同様の問題
を招くことになる。
上記問題を解決する手法として、ｒ−）電極をアルミニ
ウムで形成することが喝えられるが、この場合アルミニ
ウムの融点が６６　（ｌ　［１？：　）と低いため、拡
散層形成のための熱アニール工程等にダート電極が耐え
きれず、実用化することは困雛である。
〔発明の目的〕
本発明の目的は、多結晶シリコンダート電極の低抵抗化
をはかシ、集積回路の応答性の向上に寄与し得る半導体
装置の製造方法を提供することにある。
〔発明の概要〕
本発明の骨子ぐま、多結晶シリコン等からなるｅ−１電
極膜上に低抵抗の金属膜をセルファラインで形成し、か
っこの金属膜形成工程後において熱アニール工程番不要
とすることにおる。
ｅ： すなわち本発明は、　ＭＩＳ型半導体装置を製造するに
際し、半導体基板上にダート絶縁膜、ダート電極膜及び
自己整合用被膜を順次積層形成したのち、上記ダート電
極膜及び自己整合用被膜をダート電極形状に加工し、次
いで上記ダート電極膜をマスクとして半導体基板に該基
板と逆導電型の不純物をドーピングし、次いで全面に絶
縁膜を形成し、次いでこの絶縁膜の前記自己整合用被膜
上の部分を選択的に除去したのち上記自己整合用被膜を
除去し、しかるのち露出したｒ−）電極膜上に金属膜を
形成するようにした方法である。
また１本発明な−、前記金ＦＪ４ｍを形成するｉ＋Ｊ工
程として、前記不純物がドーピングされた基板上におい
て前記絶縁膜に開口を設けておき、この開口形成により
ｉ出した基板上にも上記金属膜を形成するようにした方
法である。
〔発明の効果〕
本発明によれば、多結晶シリコンＪｌ＋ｉ等からなるダ
ート電極膜を形成し、全ての高温熱処理を終えた後、ア
ルミニウム等の低抵抗金属膜をダート電極膜上に形成し
ているので、ｒ−ト電極の抵抗を十分に低くすることが
でき、かつ金属膜の熱溶融を防止することができる。こ
のため。
ワード線をダート電極と同一材料で形成する集積回路に
あってその応答性を飛躍的に向上させることができる。
しかも、金属膜の形成に際しては、ダート電極膜の側部
に該ｒ−）電極膜よシ膜厚の厚い絶縁膜が存残している
ので、金属膜をダート電極膜上にセルファラインで形成
することができる。これは集積回路の集積度向上に極め
て有効である。また、不純物がドーピングされた基板上
の絶縁膜に開口を設けることによシ、ソース・ドレイン
等の拡散層上にも金属膜をセルファラインで形成するこ
とができる。
このため、拡散層をビット線、電極線或いはアース線と
して用いる集積回路にあっても、その応答性の向上をは
かることができる。
〔発明の実施例〕
第２図（、）〜（ｇ）は本発明の一実施例に係わる集積
回路製造工程を示す断面図である。なお、ここでは１個
のトランジスタ部を示している。まず、第２図（、）に
示す如く比抵抗１０〔Ω−―〕のＰ型（１００）シリコ
ン基板（半導体基板）１１上に熱酸化技術を用いて膜厚
４００［Ｘｌ）のダート酸化膜（ダート絶縁膜）１２を
形成し、この上に気相成長技術を用いて膜厚２０００〔
＾〕の多結晶シリコン膜（ダート電極膜）１３及び膜厚
５０００［、ｊ）のシリコン窒化膜（自己整合用被膜）
１４を形成する。次に、光露光技術とドライエツチング
技術を用い、シリコン窒化膜１４及び多結晶シリコン膜
１３を第２図（ｂ）に示す如く選択エツチングして？−
１−形状に加工する。その後、イオン注入技術を用い、
シリコン窒化膜１４及び多結晶シリコン膜１３をマスク
として基板１ノに砒素（Ａ、）をイオン注入し、ソース
・ドレイン領域１５ａ、１５ｂを形成する。
次に、気相成長技術を用い上記試料上の全面に、第２図
（ｃ）に示す如くシリコン酸化膜（絶縁膜）１６を７０
００　〔Ｘ）の膜厚に形成し、さらにシリコン酸化膜１
６上にレジスト膜１７を２〔μｍ〕の膜厚にスピンコー
ドし、その表面を平坦化する。なお、上記シリコン酸化
膜ノロを形成した状態で、前記ソース・ドレイン領域１
５ａ。
１５ｂの活性化のために１０００　Ｃ℃’）の高温熱処
理が施される。次いで、ＣＨ４と１１！との混合ガスを
反応ガスとする反応性イオンエツチング技術を用い、第
２図（ｄ）に示す如くシリコン窒化膜１４が露出するま
でレジスト膜１７及びシリコン酸化膜１６を全面エツチ
ングする、続いて、リン酸を用い、第２図（ｅ）に示す
如くシリコン窒化膜１４を除去する。これにより、多結
晶シリコン膜１３はその上面が露出し、側部を該膜１３
よシ厚いシリコン酸化膜１６で囲まれることになる。
次に、蒸着技術を用い上記試料上の全面に第２図（ｆ）
に示す如く膜厚５０００　（Ｘ：］のＡｌ膜（金属膜）
１８を蒸着形成し、さらにこの人ｌ膜１７上にレジスト
膜１９を２〔μｍ〕の膜厚にスピンコードしその平面を
平坦化する。その後、ＣＣＸ、　　を反応ガストする反
応性イオンエツチング技術を用い、第２図（ｇ）に示す
如くシリコン酸化膜１６が露°出するまでレジスト膜１
９及びＡｌ膜１８を全面エツチングする。これによシ、
多結晶シリコン膜１３上にのみＡｌ膜１８が残存するこ
とになる。
かくして本実施例方法によれば、ダート電極膜である多
結晶シリコン膜１３上に低抵抗のｈｌｌ膜１８をセルフ
ァラインで形成することができる。このため、ワード線
をもなすダート電極の抵抗を大幅に低減することができ
、集積回路の応答性向上をはかシ得る。なお１本発明者
等の実験によれば、Ａｌ膜１８の形成によシダート電極
の抵抗を従来よシ１桁以上も低くすることができた。ま
た、Ａ！膜１８の形成後にｔ」、イオン活性化等の高温
熱工程が不要であるため、　Ａ／膜１８が後続する工程
によシ溶融する管の不都合もない。
第３図（＆）〜（−）は他の実施例を示す工程断面図で
ある。なお、第２図（−）〜（ｇ）と同一部分には同一
符号を付して、その詳しい説明は省略する。
この実施例が先に説明した実施例と異なる点は、前記ソ
ース・ドレイン領域１５ｈ、１５ｂ上にも金属膜を形成
することにある。すなわち、前記第２図（−）に示す工
程までは、先の実施例と同様であシ、その後光露光技術
とドライエツチング技術とを用い第３図（！Ｌ）に示す
如くシリコン酸化膜１６に開口２ｉ＊、２１ｂを設ける
。次いで、先の実施例と同様に第３図（ｂ）に示す如く
Ａｌ　ｇＮＪ　＆及びレジスト膜１９を形成し、これら
の膜１９．１８を全面エツチングし、同図（ｃ）に示す
如く多結晶シリコン膜１３及びソース・ドレイン領域１
５ｍ、１５ｂ上にＡｌ膜１８を選択的に残存せしめる。
その後、プラズマ成長技術を用い第３図（ｄ）に示す如
くシリコン酸化膜２２を形成し、続いて同図（、）に示
す如くコンタクトホール形成、Ａｌ配線膜２３の形成を
行うことによって、　ＭＯＳ　）ランジスタが作製され
ることになる。
かくして本実施例によれば、ダート電極膜である多結晶
シリコン膜１３上にＡ／膜１８をセルファラインで形成
できると共に、ソース・ドレイン領域１５ａ、１５ｂ上
にも１１１１７１Ｂをセルファラインで形成することが
できる。
したがって、先の実施例と同様な効果を奏するのは勿論
、拡散層をビット線、電源線或いはアース線として用い
る集積回路Ｋｈ−ｖてもその応答性の大幅な向上をはか
シ得る等の効果を奏する。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記金属膜としてはＡｌ膜に限るもので
はなく、タングステン、タンタル、モリブデン及びチタ
ン等の融点は高いが高温で反応を起こす金属、或いはこ
れらのシリサイドを用いてもよい。さらに、前記自己整
合用被膜としては、シリコン窒化膜の他の高融点、非反
応性膜であれば用いることができる。また、前記ソース
・ドレイン領域の形成し９ｊイオン注入に限らず、熱拡
散法を用いるようにしてもよい。
さらに、自己整合用被膜上の絶縁膜を選択エツチングす
る方法としては、レジスト等の平坦化用膜を用いない方
法、耐エツチング性が同じ膜で絶縁膜の底部を埋める方
法等の各種の方法を用いることができる。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
【図面の簡単な説明】
第１図は従来の集積回路のセルアレーを示す模式図、第
２図（ＩＬ）〜（ｇ）は木発りＪの一実施例に係わる集
積回路製造工程を示す断面図、第３図（Ｌ）〜（、）は
他の実施例を示す工程断面図である。 １１・・・シリコン基板（半導体基板）、１２・・・ｒ
−１酸化膜（ダート絶縁膜）、１３・・・多結晶シリコ
ン膜（ケ９−ト電極膜）、１４・・・シリコン窒化膜（
自己整合用被膜）、１５ａ、１５ｂ・・・ソース・ドレ
イン領域％　１６・・・シリコン酸化膜（絶Ｒ膜）、１
７．１９・・・レジスト膜、１８・・・ｈｌ　ｋ　（金
属膜）％２１　ａ　、　２１　ｂ・・・開口。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 Ａｓ” 第２図 第２図 第３図 第３図

Claims (6)

    【特許請求の範囲】
  1. （１）　　＃！−導体基板上にダート絶縁膜、ダート電
    極膜及び自己整合用被膜を上記順に積層形成する工程と
    、上記ダート電極膜及び自己整合用被膜をダート電極形
    状に加工する工程と、次いで上記ダート電極膜をマスク
    として前記半導体基板に該基板と逆導電型の不純物をド
    ルピングする工程と、次いで全面に絶縁膜を形成する工
    程と、次いで前記自己整合用被膜上の絶縁膜を除去した
    のち上記自己整合用被膜を除去する工程と、しかるのち
    露出した前記グー）　’ｒｌｃ極膜上に金属膜を形成す
    る工程とを具備したことを特徴とする半導体装置の製造
    方法。
  2. （２）　　前記ダート電極膜と・して多結晶シリコンを
    用い、前記金属膜としてアルばニウムを用いることを特
    徴とする特許請求の範囲第１項記載の半導体装置の製造
    方法。
  3. （３）　　前記ダート電極膜上に金族膜を形成する工程
    として、全面に上記金属膜を形成したのちこの金属膜上
    にレジスト膜を形成してその表面を平坦化し、次いで上
    記金属Ｉ１１λ及びレジスト膜の各エツチング速度が略
    等しいエツチング条件下で、上記レジスト膜及び金属膜
    を前記絶縁膜が露出するまで全面エツチングし、前記ダ
    ート電極膜上の金属膜のみを残存せしめるようにしたこ
    とを特徴とする特許請求の範囲第１項記載の半導体装置
    の製造方法。
  4. （４）半導体基板上にダート絶縁膜、ｆ−）電極膜及び
    自己整合用被膜を上記順に積層形成する工程と、上記ｆ
    −）電極膜及び自己整合用被膜をケート電極形状に加工
    する工程と、次いで上記ダート電極膜をマスクとして前
    記半導体基板に該基板と逆導電型の不純物をドーピング
    する工程と、次いで全面に絶縁膜を形成する工程と、次
    いで前記自己整合用被膜上の絶縁膜を除去したのち上記
    自己整合用被膜を除去する工程と、前記不純物がドーピ
    ングされた基板上において上記絶縁膜に開口を設ける工
    程と、しかるのち露出した前記ダート電極膜上及び露出
    した前記半導体基板上に金属膜を形成する工程とを具備
    したことを特徴とする半導体装置の製造方法。
  5. （５）　　前記ダート電極膜として多結晶シリコンを用
    い、前記金属膜としてアルミニウムを用いることを特徴
    とする特許請求の範囲第４項記載の半導体装置の製造方
    法。
  6. （６）　　前記ダート電極膜及び半導体基板上に金属膜
    を選択形成する工程として、全面に上記金属膜を形成し
    たのち、この金属膜上にレジスト膜を形成してその表面
    を平坦化し、しかるのち上記金属膜及びレジスト膜の各
    エツチング速度が略等しいエツチング条件下で、上記レ
    ジスト膜及び金属膜を前記絶縁膜が露出するまで全面エ
    ツチングすることを特徴とする特許請求の範囲第４項記
    載の半導体装置の製造方法。
JP57147055A 1982-08-25 1982-08-25 半導体装置の製造方法 Granted JPS5941870A (ja)

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EP83304843A EP0106458B1 (en) 1982-08-25 1983-08-22 Method of manufacturing a semiconductor device including a mis field effect transistor

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