JPH0787195B2 - ショットキゲート電界効果トランジスタの製造方法 - Google Patents

ショットキゲート電界効果トランジスタの製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ショットキゲート電界効果トランジスタ
（MESFET）に関し、特にそのゲート電極を、ソース・ド
レインの高不純物濃度領域と自己整合的に形成する方法
に関するものである。
〔従来の技術〕
以下、GaAsMESFETを例にして説明を行う。
第２図（ａ）〜（ｇ）は、例えば特開昭60-120574号公
報に示された従来のGaAsMESFETの製造方法をゲート電極
形成工程を中心として示した断面図である。第２図にお
いて、１は半絶縁性GaAs基板,2はこの半絶縁性GaAs基板
１中へのイオン注入などにより形成されたｎ型GaAs層,3
はゲート電極が形成されるべき領域に形成されたSiO2パ
ターン,4はイオン注入により形成されたn+領域,6はフォ
トレジスト,8は前記ｎ型GaAs層２とショットキ接合を形
成するショットキ金属,9はゲート電極である。
次に製造フローについて説明する。まず、第２図（ａ）
に示すように、半絶縁性GaAs基板１中に、イオン注入な
どによりｎ型GaAs層２を形成し、このｎ型GaAs層２の上
のゲート電極を形成すべき領域に、SiO2パターン３を形
成する。次に、第２図（ｂ）に示すように、イオン注入
により、n+領域４を形成し、活性化のための熱処理を施
す。次に、第２図（ｃ）に示すように、表面平坦化のた
めのフォトレジスト６を、SiO2パターン３が形成された
基板全面に、ある程度の厚みで塗布すると、フォトレジ
スト６の表面を平坦にすることができる。この状態のフ
ォトレジスト６を、反応性イオンエッチングなどにより
薄膜化して行き、第２図（ｄ）に示すように、SiO2パタ
ーン３の頭部出しを行う。この後、第２図（ｅ）に示す
ように、フッ酸などによりSiO2パターン３をエッチング
して除去する。次に、第２図（ｆ）に示すように、ｎ型
GaAs層２とショットキ接合を形成するショットキ金属８
を、基板全面に被着し、しかる後に、有機溶剤などを用
いて、フォトレジスト６と共に、ゲート電極部以外のシ
ョットキ金属８を除去し、第２図（ｇ）に示すように、
ゲート電極９を形成する。このようにして、ゲート電極
９を、n+領域４と自己整合的に形成できる。
〔発明が解決しようとする問題点〕
従来のMESFETは、以上のような製造フローでゲート電極
９が形成されるが、ゲート電極９の形成時に用いるフォ
トレジスト６と表面平坦化のためのレジストが同一のた
め、フォトレジスト６を薄膜化していく時のフォトレジ
スト６の変質のためにレジスト除去がやりにくい。ま
た、SiO2パターン３によりフォトレジスト６の端部の形
状が一意的に決定されてしまうために、ゲート電極９の
形成時に、電極端にケバが発生しやすく、また、ゲート
形状が矩形となるために、ゲート長を短くしていった場
合、ゲート抵抗を低くできない。さらに、フォトレジス
ト６の薄膜化によりSiO2パターン３の頭部出しをする場
合に、SiO2パターン３の頭部があらわれたかどうかの判
断がむずかしい等の問題点があった。
以上のように、従来の製造方法では、プロセス余裕が小
さく、プロセスの制御が非常に困難であるという問題点
があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、プロセス制御を容易に保ちつつ、ゲート電
極と、ソース・ドレインの高不純物濃度領域を自己整合
的に形成できるショットキゲート電界効果トランジスタ
の製造方法を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係るショットキゲート電界効果トランジスタ
の製造方法は、半導体基板上に形成された一導電型を有
する半導体層上のゲート電極を形成すべき領域に、第１
の薄膜のパターンを形成する工程，前記導電型と同じ導
電型となる不純物をイオン注入し、前記半導体基板上に
高濃度不純物領域を形成する工程，前記第１の薄膜のパ
ターンが形成された半導体基板上に、前記第１の薄膜と
同一の厚みの第２の薄膜を形成する工程，前記第２の薄
膜上に、この第２の薄膜と同じエッチング速度のフォト
レジストを表面が平坦となるように塗布する工程，前記
フォトレジストをエッチングし、前記第１の薄膜のパタ
ーンの頭部を露出させる工程，前記第１の薄膜のパター
ンをエッチングして除去する工程，前記第１の薄膜パタ
ーン除去部に、フォトレジストパターンをマスクにして
ゲート金属を形成した後、前記フォトレジストパターン
と共に不要のゲート金属を除去してゲート電極を形成す
る工程を含むようにしたものである。
〔作用〕
この発明においては、ゲート電極形成時に用いるフォト
レジストは、表面平坦化のために用いるフォトレジスト
とは別のものを用いるため、レジスト端部の形状が制御
しやすく、レジスト除去も行いやすい。また、第１の薄
膜のパターンの頭部出しを行う場合にも、平坦化のため
のフォトレジストを全て除去することにより行えるた
め、第１の薄膜のパターンの頭部の露出の検出が容易
で、プロセスの制御が行いやすくなる。また、ゲート電
極断面は、下部は第２の薄膜で、上部はフォトレジスト
パターンで定められ、Ｔ型形状となるため、ゲート長を
短くしていったときにも、ゲート抵抗の上昇が抑えられ
る。
〔実施例〕
以下、この発明の一実施例を第１図（ａ）〜（ｉ）につ
いて説明する。第１図において、第２図と同一符号は同
じものを示し、５はSiN膜、７は前記ゲート電極９の上
部寸法を定めるフォトレジスト,8は前記ｎ型GaAs層２と
ショットキ接合を形成するショットキ金属である。
次に、製造フローについて説明する。まず、第１図
（ａ）に示すように、半絶縁性GaAs基板１中に、イオン
注入などにより形成されたｎ型GaAs層２の上の、ゲート
電極９を形成すべき領域に、第１の薄膜からなるパター
ン、例えばSiO2パターン３を形成する。次に、第１図
（ｂ）に示すように、イオン注入により、n+領域４を形
成し、活性化の熱処理を施す。次に、第１図（ｃ）に示
すように、第２の薄膜、例えばSiN膜５をSiO2パターン
３と同程度の厚みだけ被着する。この後、第１図（ｄ）
に示すように、フォトレジスト６をSiN膜５が被着され
た基板全面に、ある程度の厚みで塗布し、フォトレジス
ト６を第１図（ｅ）に示すように、反応性イオンエッチ
ングなどにより、フォトレジスト６とSiN膜５のエッチ
ング速度が等しい条件でエッチングし除去する。SiO2パ
ターン３とSiN膜５の厚みが等しいこと，およびフォト
レジスト６とSiN膜５のエッチング速度が等しいことに
より、フォトレジスト６のエッチング終点を検出すれ
ば、確実に、SiO2パターン３の頭部を露出することがで
きる。この後、フッ酸などにより、第１図（ｆ）に示す
ようにSiO2パターン３をエッチングする。次に、第１図
（ｇ）に示すように、フォトリソグラフィにより、ゲー
ト電極上部寸法を定めるフォトレジスト７のパターンを
形成する。この後、第１図（ｈ）に示すように、ｎ型Ga
As層２とショットキ接合を形成するショットキ金属（ゲ
ート金属）８を基板全面に被着し、しかる後に、有機溶
剤などを用いて、第１図（ｉ）に示すように、フォトレ
ジスト７と共に、ゲート電極部以外のショットキ金属８
を除去し、ゲート電極９を形成する。この際、フォトレ
ジスト７は、プラズマ等にさらされていないこと，およ
びフォトレジスト７の端部形状は、フォトリソグラフィ
条件により制御可能なことにより、従来法に比較して、
ゲート電極９端部にケバ等の発生がなく、容易に電極形
成が可能となる。このようにして、制御性良くゲート電
極９をn+領域４と自己整合的に形成できる。また。ゲー
ト電極９の断面形状は、Ｔ型となるために、ゲート長を
短くしていったときにも、ゲート抵抗の上昇を抑えるこ
とができる。
なお、上記実施例では、第１の薄膜としてSiO2，第２の
薄膜としてSiNを用いた場合を示したが、他の材質の薄
膜（SiON,AlNなど）であってもよい。また、上記実施例
では、GaAsMESFETについて説明したが、他の半導体材料
（InP,Siなど）を用いても上記実施例と同様の効果を奏
する。
〔発明の効果〕 以上説明したように、この発明は、半導体基板上に形成
された一導電型を有する半導体層上のゲート電極を形成
すべき領域に、第１の薄膜のパターンを形成する工程，
前記導電型と同じ導電型となる不純物をイオン注入し、
前記半導体基板上に高濃度不純物領域を形成する工程，
前記第１の薄膜のパターンが形成された半導体基板上
に、前記第１の薄膜と同一の厚みの第２の薄膜を形成す
る工程，前記第２の薄膜上に、この第２の薄膜と同じエ
ッチング速度のフォトレジストを表面が平坦となるよう
に塗布する工程，前記フォトレジストをエッチングし、
前記第１の薄膜のパターンの頭部を露出させる工程，前
記第１の薄膜のパターンをエッチングして除去する工
程，前記第１の薄膜パターン除去部に、フォトレジスト
パターンをマスクにしてゲート金属を形成した後、前記
フォトレジストパターンと共に不要のゲート金属を除去
してゲート電極を形成する工程を含むので、制御性良
く、ゲート電極を高濃度不純物領域と自己整合的に形成
できると共に、ゲート長を短くしていったときのゲート
抵抗の上昇も抑えられるという効果が得られる。
【図面の簡単な説明】
第１図（ａ）〜（ｉ）はこの発明の一実施例を示すMESF
ETの製造工程の断面図、第２図（ａ）〜（ｇ）は従来の
MESFETの製造工程を示す断面図である。 図において、１は半絶縁性GaAs基板、２はｎ型GaAs層、
３はSiO2パターン、４はn+領域、５はSiN膜、６は平坦
化のためのフォトレジスト、７はゲート電極の上部寸法
を定めるためのフォトレジスト、８はショットキ金属、
９はゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された一導電型を有す
    る半導体層上のゲート電極を形成すべき領域に、第１の
    薄膜のパターンを形成する工程，前記導電型と同じ導電
    型となる不純物をイオン注入し、前記半導体基板上に高
    濃度不純物領域を形成する工程，前記第１の薄膜のパタ
    ーンが形成された半導体基板上に、前記第１の薄膜と同
    一の厚みの第２の薄膜を形成する工程，前記第２の薄膜
    上に、この第２の薄膜と同じエッチング速度のフォトレ
    ジストを表面が平坦となるように塗布する工程，前記フ
    ォトレジストをエッチングし、前記第１の薄膜のパター
    ンの頭部を露出させる工程，前記第１の薄膜のパターン
    をエッチングして除去する工程，前記第１の薄膜のパタ
    ーン除去部に、フォトレジストパターンをマスクにして
    ゲート金属を形成した後、前記フォトレジストパターン
    と共に不要のゲート金属を除去してゲート電極を形成す
    る工程を含むことを特徴とするショットキゲート電界効
    果トランジスタの製造方法。
JP62268439A 1987-10-22 1987-10-22 ショットキゲート電界効果トランジスタの製造方法 Expired - Lifetime JPH0787195B2 (ja)

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