JPS60120574A - 電界効果形トランジスタの製造方法 - Google Patents
電界効果形トランジスタの製造方法Info
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- JPS60120574A JPS60120574A JP22944983A JP22944983A JPS60120574A JP S60120574 A JPS60120574 A JP S60120574A JP 22944983 A JP22944983 A JP 22944983A JP 22944983 A JP22944983 A JP 22944983A JP S60120574 A JPS60120574 A JP S60120574A
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- 230000005669 field effect Effects 0.000 title claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業−にの利用分野
本発明はマイクロ波帯等で用いられる電界効果形トラン
ジスタの製造方法に関する。
ジスタの製造方法に関する。
従来例の構成とその問題点
ＧａＡｓショッＩ・キーゲート電界効果トランジスタ（
以下ＧａＡｓ Ｍ、ＥＳ ＦＥＴと略称する）などの高
周波用トランジスタにおいては、優れた高周波特性を得
るために、ソース抵抗を小さくすることが必要不呵決と
なる。たとえばＸ借用のＧａＡｓ ＭＥＳ ＦＥＴでは
ソース抵抗は通常５Ω以下に設ｚ１される。
以下ＧａＡｓ Ｍ、ＥＳ ＦＥＴと略称する）などの高
周波用トランジスタにおいては、優れた高周波特性を得
るために、ソース抵抗を小さくすることが必要不呵決と
なる。たとえばＸ借用のＧａＡｓ ＭＥＳ ＦＥＴでは
ソース抵抗は通常５Ω以下に設ｚ１される。
ソース抵抗をこのように小さな値にするためには、ソー
ス電極とゲート電極とを互いに極めて近い位置に形成す
る必要がある。特にイオン注入によってｎ形活性層を形
成する場合のように、比較的薄いに活性層しか得られな
い場合には、ソース電極とゲート電極の間隔が大きいと
、ソース抵抗は著しく大きくなる。そのため、Ｘ借用の
ＧａＡｓ ＭＥＳ ＦＥＴを、イオン注入法で形成した
活性層を用いて製造しようとすると、ソース電極或いは
ソース電極に代わる不純物濃度の高い領域とケート電極
との間隔をｌ弘ｍ以トにしなりれはならない。
ス電極とゲート電極とを互いに極めて近い位置に形成す
る必要がある。特にイオン注入によってｎ形活性層を形
成する場合のように、比較的薄いに活性層しか得られな
い場合には、ソース電極とゲート電極の間隔が大きいと
、ソース抵抗は著しく大きくなる。そのため、Ｘ借用の
ＧａＡｓ ＭＥＳ ＦＥＴを、イオン注入法で形成した
活性層を用いて製造しようとすると、ソース電極或いは
ソース電極に代わる不純物濃度の高い領域とケート電極
との間隔をｌ弘ｍ以トにしなりれはならない。
しかしながら、ソース″；［極の形成のためのフォトリ
ングラフイ一工程と、ゲート電極の形成のためのフォト
リングラフィ一工程とが、別々に別個のマスクを用いて
行なわれる従来の製造方法ではマスク合わせの誤差のた
めに、ソース゛電極或いはソース電極に代わる不純物濃
度の高い領域とゲート電極との間隔をｉｐ、ｍ以下にす
ることは極めて困難であった。
ングラフイ一工程と、ゲート電極の形成のためのフォト
リングラフィ一工程とが、別々に別個のマスクを用いて
行なわれる従来の製造方法ではマスク合わせの誤差のた
めに、ソース゛電極或いはソース電極に代わる不純物濃
度の高い領域とゲート電極との間隔をｉｐ、ｍ以下にす
ることは極めて困難であった。
そのため、近年、ゲート電極の形成と、ソース゛電極に
代わる不純物濃度の高い領域の形成とを１回のフォ］・
リングラフイ一工程で行なう、いわゆるセルファライン
法が提案されてきている。第１図は、そのようなセルフ
ァライン法の一例を示すＩΔである。第１図ａに示すよ
うに、半絶縁性ＧａＡｓ基板１１のトのｎ影領域１２の
上にゲート電極１３を形成したのち、ｎ形不純物をイオ
ン注入する。この１１ν、ゲート電極１３がイオン注入
に対するマスク作用を有するため、第１図すのように、
ゲート電極１３が形成されていない部分にのみ高濃度の
ｎ影領域１４か形成される。次いで、ソース電極１５及
びドレイン電極１８を第１図Ｃのように高濃度のｎ影領
域の中に形成すると、ゲート電極１３と、ソース電極に
代わる高濃度のｎ影領域との距離を０とすることができ
る。
代わる不純物濃度の高い領域の形成とを１回のフォ］・
リングラフイ一工程で行なう、いわゆるセルファライン
法が提案されてきている。第１図は、そのようなセルフ
ァライン法の一例を示すＩΔである。第１図ａに示すよ
うに、半絶縁性ＧａＡｓ基板１１のトのｎ影領域１２の
上にゲート電極１３を形成したのち、ｎ形不純物をイオ
ン注入する。この１１ν、ゲート電極１３がイオン注入
に対するマスク作用を有するため、第１図すのように、
ゲート電極１３が形成されていない部分にのみ高濃度の
ｎ影領域１４か形成される。次いで、ソース電極１５及
びドレイン電極１８を第１図Ｃのように高濃度のｎ影領
域の中に形成すると、ゲート電極１３と、ソース電極に
代わる高濃度のｎ影領域との距離を０とすることができ
る。
しかしながら、この方法では、金属のゲート電極を形成
したのちに、注入不純物を活性化する熱処理を行なわな
ければならないため、ゲート電極金属が、ＴｉＷ 、
ＷＳｉなどのような、熱処理に耐えるショットキー接合
を形成する金属に限られてしまうという欠点がある。
したのちに、注入不純物を活性化する熱処理を行なわな
ければならないため、ゲート電極金属が、ＴｉＷ 、
ＷＳｉなどのような、熱処理に耐えるショットキー接合
を形成する金属に限られてしまうという欠点がある。
発明の目的
本発明は上記の欠点を解消したもので、活性化の熱処理
の後にゲート電極金属を形成することのできる電界効果
形トランジスタの製造方法を提供するものである。
の後にゲート電極金属を形成することのできる電界効果
形トランジスタの製造方法を提供するものである。
発明の構成
本発明は、上記目的達成のため、半導体基板表面の、ゲ
ート電極を形成すべき領域に第１の薄膜を形成する工程
と、前記第１の薄膜および前記半導体基板の表面に前記
第１の薄膜よりも薄い第２の薄膜を被覆する工程と、前
記第１の薄膜上の前記第２の薄膜を除去する工程と、前
記第１の薄膜を除去する工程と、前記第１の薄膜を除去
した領域にゲート電極を形成する工程とから成る電界効
果形トランジスタの製造方法とした。このようなＳ「程
によって、はじめ第１の薄膜によって形成したゲート電
極用のパターンを、熱処理等の工程のあとで、ゲート金
属に転写することができる。
ート電極を形成すべき領域に第１の薄膜を形成する工程
と、前記第１の薄膜および前記半導体基板の表面に前記
第１の薄膜よりも薄い第２の薄膜を被覆する工程と、前
記第１の薄膜上の前記第２の薄膜を除去する工程と、前
記第１の薄膜を除去する工程と、前記第１の薄膜を除去
した領域にゲート電極を形成する工程とから成る電界効
果形トランジスタの製造方法とした。このようなＳ「程
によって、はじめ第１の薄膜によって形成したゲート電
極用のパターンを、熱処理等の工程のあとで、ゲート金
属に転写することができる。
実施例の説明
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第２図ａは１表面にｎ影領域２１を有する半絶縁性Ｇａ
Ａｓ基板２２の上のゲート電極を形成すべき領域に５ｉ
０２、第１の薄＋１ｆｉ２３を形成し、イオン注入によ
り高濃度のｎ影領域２４を形成したのち、活性化の熱処
理を施した状態を示す断面図である。尚、第１の＃膜と
しては、５ｉ０２の他、Ｓｉｎ 、 Ｔｉ、 Ｔｉｎそ
の他が用いられる。
Ａｓ基板２２の上のゲート電極を形成すべき領域に５ｉ
０２、第１の薄＋１ｆｉ２３を形成し、イオン注入によ
り高濃度のｎ影領域２４を形成したのち、活性化の熱処
理を施した状態を示す断面図である。尚、第１の＃膜と
しては、５ｉ０２の他、Ｓｉｎ 、 Ｔｉ、 Ｔｉｎそ
の他が用いられる。
次いで、フォトレジスト等の第２の薄膜２５で。
ｆｆ１２図すのように基板２２及び第１の薄膜２３上を
覆い、その後、第２の薄膜２５を除去し薄くし、第２図
Ｃのように第１の薄１模２３の一部を露出させる。
覆い、その後、第２の薄膜２５を除去し薄くし、第２図
Ｃのように第１の薄１模２３の一部を露出させる。
第２の薄膜２５を除去する方法としては、プラズマを用
いたエンチングによる方法を用いる。尚この方法の他、
第２の薄膜２５がフォトレジストの場合には、露光量を
調節して全面に霞光したのち現像する方法によってもよ
い。第１の簿ｆＪ２３がＴｉなどの金属よりなる場合に
は、金属の−Ｅ面２Ｂからの反射があるため、金属の上
面のフォトレジストの露光量が増え、容易に第１の薄膜
の一部のみを露出させることができる。
いたエンチングによる方法を用いる。尚この方法の他、
第２の薄膜２５がフォトレジストの場合には、露光量を
調節して全面に霞光したのち現像する方法によってもよ
い。第１の簿ｆＪ２３がＴｉなどの金属よりなる場合に
は、金属の−Ｅ面２Ｂからの反射があるため、金属の上
面のフォトレジストの露光量が増え、容易に第１の薄膜
の一部のみを露出させることができる。
次いで、第１の薄膜２３をエツチングにより除去しく第
２１多ｄ）、ＡＩ、ＴｉＡｌなどの金属２７を蒸着した
のち（第２図ｅ）、第２の薄膜２５を除去して、ゲート
電ａｉ２８を得ることができる。
２１多ｄ）、ＡＩ、ＴｉＡｌなどの金属２７を蒸着した
のち（第２図ｅ）、第２の薄膜２５を除去して、ゲート
電ａｉ２８を得ることができる。
尚、第２図ｄの状態では、活性層としてのｎ影領域２１
の表面が露出するため、エツチングによって活性層の厚
みをｉＪＲ節することができる。
の表面が露出するため、エツチングによって活性層の厚
みをｉＪＲ節することができる。
また、高濃度のｎ影領域２４の形成方法は、第２図ａの
方法に限らず、例えば、第３図ａのようにＧａＡｓ基板
２２の上に第１の薄膜２３を形成した後、プラズマＣＶ
ＤなどによってＳｉＮ 、 ５ｉ０２などの薄膜３１で
第１の薄膜及び基板２２の表面を覆い、その後、全面に
イオン住人して第３図すのように高濃度のｎ影領域３２
を形成してもよい。この方法によれば、ゲートと高濃度
のｎ影領域３２とを、薄膜３１の厚みｄで分離すること
ができる。
方法に限らず、例えば、第３図ａのようにＧａＡｓ基板
２２の上に第１の薄膜２３を形成した後、プラズマＣＶ
ＤなどによってＳｉＮ 、 ５ｉ０２などの薄膜３１で
第１の薄膜及び基板２２の表面を覆い、その後、全面に
イオン住人して第３図すのように高濃度のｎ影領域３２
を形成してもよい。この方法によれば、ゲートと高濃度
のｎ影領域３２とを、薄膜３１の厚みｄで分離すること
ができる。
発明の効果
」二記のように、本発明によれば、電界効果形トランジ
スタの製造において、第１の薄膜によって形成したゲー
Ｉ・電極用のパターンを、熱処理等の工程の後で、第２
の薄膜を通してゲート金属に転写することができる特徴
がある。
スタの製造において、第１の薄膜によって形成したゲー
Ｉ・電極用のパターンを、熱処理等の工程の後で、第２
の薄膜を通してゲート金属に転写することができる特徴
がある。
第１図ａ、ｂ、Ｃは従来例の製造方法を示す説明図、第
２図、ａ、’ｂ、ｃ、ｄ、ｅ、ｆは本発明の一実施例と
しての製造方法の順序を示す説明図、第３図は他実施例
として高濃度ｎ影領域の形成方法を示す説明図である。 ２２・・・ＧａＡｓ基板 ２３・・・第１の薄膜 ２５
・・・第２の薄膜 ２７・・・ゲート金属 ２８・・・
ゲート電極代理人 弁理士 大 島 −公 第１図 第２図 ｊ″：） 噛 （ｃ） （ｆ） 日ｍ、４−当？−一 第３図 ５ ４
２図、ａ、’ｂ、ｃ、ｄ、ｅ、ｆは本発明の一実施例と
しての製造方法の順序を示す説明図、第３図は他実施例
として高濃度ｎ影領域の形成方法を示す説明図である。 ２２・・・ＧａＡｓ基板 ２３・・・第１の薄膜 ２５
・・・第２の薄膜 ２７・・・ゲート金属 ２８・・・
ゲート電極代理人 弁理士 大 島 −公 第１図 第２図 ｊ″：） 噛 （ｃ） （ｆ） 日ｍ、４−当？−一 第３図 ５ ４
Claims (1)
- 半導体基板表面の、ゲート電極を形成すべき領域に第１
の薄膜を形成する工程と、前記第１の薄膜および前記半
導体基板の表面に前記第１の薄膜よりも薄い第２の薄膜
を被覆する工程と、前記第１の薄膜上の前記第２の薄膜
を除去する工程と、前記第１の薄膜を除去する工程と、
前記第１の薄膜を除去した領域にゲート電極を形成する
工程とから成ることを特徴とする電界効果形トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22944983A JPS60120574A (ja) | 1983-12-05 | 1983-12-05 | 電界効果形トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22944983A JPS60120574A (ja) | 1983-12-05 | 1983-12-05 | 電界効果形トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120574A true JPS60120574A (ja) | 1985-06-28 |
Family
ID=16892377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22944983A Pending JPS60120574A (ja) | 1983-12-05 | 1983-12-05 | 電界効果形トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120574A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115879A (ja) * | 1985-11-15 | 1987-05-27 | Sony Corp | 接合型電界効果トランジスタの製造方法 |
| FR2622355A1 (fr) * | 1987-10-22 | 1989-04-28 | Mitsubishi Electric Corp | Procede de fabrication d'un transistor a effet de champ a porte schottky |
| US4902646A (en) * | 1988-05-13 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | MESFET process employing dummy electrodes and resist reflow |
-
1983
- 1983-12-05 JP JP22944983A patent/JPS60120574A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115879A (ja) * | 1985-11-15 | 1987-05-27 | Sony Corp | 接合型電界効果トランジスタの製造方法 |
| FR2622355A1 (fr) * | 1987-10-22 | 1989-04-28 | Mitsubishi Electric Corp | Procede de fabrication d'un transistor a effet de champ a porte schottky |
| US4843024A (en) * | 1987-10-22 | 1989-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a Schottky gate field effect transistor |
| US4902646A (en) * | 1988-05-13 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | MESFET process employing dummy electrodes and resist reflow |
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