JPS6331097B2 - - Google Patents
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- JPS6331097B2 JPS6331097B2 JP54089524A JP8952479A JPS6331097B2 JP S6331097 B2 JPS6331097 B2 JP S6331097B2 JP 54089524 A JP54089524 A JP 54089524A JP 8952479 A JP8952479 A JP 8952479A JP S6331097 B2 JPS6331097 B2 JP S6331097B2
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- photosensitive resin
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- gaas
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、とくに
GaAs等の化合物半導体を用いた半導体装置の製
造に好適な方法を提供するものである。
GaAs等の化合物半導体を用いた半導体装置の製
造に好適な方法を提供するものである。
従来、半導体基板上に選択的にPN接合を形成
したり、あるいは配線用の電極を設置する場合に
は通常半導体基板表面上に絶縁物膜例えば二酸化
硅素（SiO2）膜を被着形成した後に感光性樹脂
として例えばポジタイプ感光樹脂AZ1350（商品
名）を被着し、その後、所定のパターンを有する
マスクを用いて露光現像し絶縁物膜を写真蝕刻す
る方法が用いられている。
したり、あるいは配線用の電極を設置する場合に
は通常半導体基板表面上に絶縁物膜例えば二酸化
硅素（SiO2）膜を被着形成した後に感光性樹脂
として例えばポジタイプ感光樹脂AZ1350（商品
名）を被着し、その後、所定のパターンを有する
マスクを用いて露光現像し絶縁物膜を写真蝕刻す
る方法が用いられている。
一般に、半導体装置は複数回のマスク合せ、フ
オトエツチングをくり返す必要がある。しかるに
半導体装置の微細化のためには、マスク合せの回
数が少ないほど好ましい。
オトエツチングをくり返す必要がある。しかるに
半導体装置の微細化のためには、マスク合せの回
数が少ないほど好ましい。
例えば基板にGaAsを用いたシヨツトキーゲー
ト電界効果トランジスタでは、ゲートとソースあ
るいはドレイン間の距離は1μ程度であり、所定
のマスクパターンを形成するためのマスク合わせ
の精度をかなりきびしくすることが要求される。
ト電界効果トランジスタでは、ゲートとソースあ
るいはドレイン間の距離は1μ程度であり、所定
のマスクパターンを形成するためのマスク合わせ
の精度をかなりきびしくすることが要求される。
一般にマスク合わせの精度は相当の熟練を有す
る者でも0.5μ程度であり、このために、かなりの
困難度と時間を要するのみならず、複数回のマス
ク合わせを繰り返すことにより1μ以上のズレを
生じることもしばしば生じ、そのために歩留まり
が悪くなる。したがつて、従来、半導体基板上に
たとえば異なる不純物領域形成用の窓を有する
Si3N4膜を形成し、SiO2膜でこれらの窓を順次選
択的に覆つて、Si3N4膜の窓を基準として不純物
を基板内に導入する方法が提案されている。この
方法を第１図にて考える。
る者でも0.5μ程度であり、このために、かなりの
困難度と時間を要するのみならず、複数回のマス
ク合わせを繰り返すことにより1μ以上のズレを
生じることもしばしば生じ、そのために歩留まり
が悪くなる。したがつて、従来、半導体基板上に
たとえば異なる不純物領域形成用の窓を有する
Si3N4膜を形成し、SiO2膜でこれらの窓を順次選
択的に覆つて、Si3N4膜の窓を基準として不純物
を基板内に導入する方法が提案されている。この
方法を第１図にて考える。
第１図Ａに示す如く半絶縁性GaAs基板１表面
上にCVDSi3N4膜を550℃で約500Å形成した後
700℃で約1500Å形成する。ここで550℃で500Å
形成するのに低温で形成しておくことによつて
GaAsの解離を防止するためである。そして電界
効果トランジスタの能動層となる領域のSi3N4膜
を選択的に除去し、残存するSi3N4膜２をマスク
としてｎ形となる不純物例えばイオウイオン４を
150KeVで１×1012cm-2注入する。次にＢに示す
如く前記同様な条件で不純物導入の窓の基礎とな
るCVDSi3N4膜５を2000Å形成する。その後ゲー
ト、ソースドレインとなる領域のSi3N4膜５を選
択的に除去し、GaAs基板表面を露出させるＣ。
上にCVDSi3N4膜を550℃で約500Å形成した後
700℃で約1500Å形成する。ここで550℃で500Å
形成するのに低温で形成しておくことによつて
GaAsの解離を防止するためである。そして電界
効果トランジスタの能動層となる領域のSi3N4膜
を選択的に除去し、残存するSi3N4膜２をマスク
としてｎ形となる不純物例えばイオウイオン４を
150KeVで１×1012cm-2注入する。次にＢに示す
如く前記同様な条件で不純物導入の窓の基礎とな
るCVDSi3N4膜５を2000Å形成する。その後ゲー
ト、ソースドレインとなる領域のSi3N4膜５を選
択的に除去し、GaAs基板表面を露出させるＣ。
次にＤに示す如くCVDSiO2膜８を600℃で約
3000Å程度形成した後800℃で15分間熱処理を行
う。この熱処理は次のフオトエツチの時のサイド
エツチングを小さくするためである。この場合注
入した不純物は電気的に活性化されるが十分では
ない。そしてＥに示す如くゲートとなる領域の前
記窓６より大きいSiO2膜８の窓９を形成すれば
ゲート領域は位置、大きさ共に前記窓６で決定さ
れて形成される。そしてゲートとするｐ形の不純
物１１として例えばBeを50KeVで１×1014cm-2
注入する。その後SiO2膜８を、段差を小さくし
て後のフオトエツチを容易に行うために全面除去
し、Ｆに示す如く新に前記同様CVDSiO2膜１２
を形成した後、Ｇに示す如くゲートと同様にして
ソース、ドレインとなる領域のSiO2膜１２を選
択的に除去して窓１３をSi3N4膜１４によるソー
ス、ドレインとなる窓７より大きく開孔すればそ
れぞれの位置、大きさは前述のSi3N4膜４による
窓７で決められる。
3000Å程度形成した後800℃で15分間熱処理を行
う。この熱処理は次のフオトエツチの時のサイド
エツチングを小さくするためである。この場合注
入した不純物は電気的に活性化されるが十分では
ない。そしてＥに示す如くゲートとなる領域の前
記窓６より大きいSiO2膜８の窓９を形成すれば
ゲート領域は位置、大きさ共に前記窓６で決定さ
れて形成される。そしてゲートとするｐ形の不純
物１１として例えばBeを50KeVで１×1014cm-2
注入する。その後SiO2膜８を、段差を小さくし
て後のフオトエツチを容易に行うために全面除去
し、Ｆに示す如く新に前記同様CVDSiO2膜１２
を形成した後、Ｇに示す如くゲートと同様にして
ソース、ドレインとなる領域のSiO2膜１２を選
択的に除去して窓１３をSi3N4膜１４によるソー
ス、ドレインとなる窓７より大きく開孔すればそ
れぞれの位置、大きさは前述のSi3N4膜４による
窓７で決められる。
そしてｎ形となる不純物１４としてSiを
50KeVで１×1014cm-2注入してソース、ドレイン
１５を形成する。ゲートと同様にCVDSiO2膜１
２を全面除去してＨに示す如く新にCVDSiO2膜
１６を形成する。注入したイオンを電気的に活性
化させるために850℃、30分程度Ar中で熱処理し
てソース、ドレイン領域１５′、ゲート領域１
０′とする。次に形成したゲート領域１０′に電極
を形成すべくSiO2膜１６に窓を形成しGaAs基板
１を露出させる。このとき感光性樹脂１７は残存
しておく。
50KeVで１×1014cm-2注入してソース、ドレイン
１５を形成する。ゲートと同様にCVDSiO2膜１
２を全面除去してＨに示す如く新にCVDSiO2膜
１６を形成する。注入したイオンを電気的に活性
化させるために850℃、30分程度Ar中で熱処理し
てソース、ドレイン領域１５′、ゲート領域１
０′とする。次に形成したゲート領域１０′に電極
を形成すべくSiO2膜１６に窓を形成しGaAs基板
１を露出させる。このとき感光性樹脂１７は残存
しておく。
そしてＪに示す如くｐ形とのオーミツクを形成
する金属としてAg−Zn合金を蒸着し、Ｊに示す
如く感光性樹脂を除去しいわゆるリクトオフ法に
よつてゲート電極１８を選択的に形成した後、
500℃、10分間熱処理を行い電極コンタクトを形
成する。
する金属としてAg−Zn合金を蒸着し、Ｊに示す
如く感光性樹脂を除去しいわゆるリクトオフ法に
よつてゲート電極１８を選択的に形成した後、
500℃、10分間熱処理を行い電極コンタクトを形
成する。
同様にＫ、Ｌに示す如くリフトオフ法によつて
ソース、ドレイン電極２０を形成する。この場合
ｎ形GaAsとオーミツクとなる金属としてAu−
Geを用い、熱処理は500℃、１分間行う。
ソース、ドレイン電極２０を形成する。この場合
ｎ形GaAsとオーミツクとなる金属としてAu−
Geを用い、熱処理は500℃、１分間行う。
以上の第１図の如くSi3N4、SiO2の選択エツチ
性を利用し、Si3N4５のパターンで各領域を決定
する方法をGaAsに適用は出来なくないが、この
場合CVDSi3N4を２回被着し、さらにCVDSiO2
膜は３回被着しなければならなずかつこれら
CVDSiO2膜はGaAs基板の一部の上に直接形成さ
れる。そしてCVDSiO2被着後、この膜をち密に
してフオトエツチでのサイドエツチを小さくする
ために800℃程度の熱処理を行わなければならな
い。このときGaAsの解離により化学量論的素子
の変化を生じたりあるいは酸化等の反応を生じ素
子特性を著しく変化させたり、リーク等劣化の原
因となる。これについてCVDSi3N4は最初低温で
被着するためこのSi3N4の形成による解離はほと
んどしないが、とくにSiO2は酸素によつてGaAs
基板表面にGa空孔を形成し、形成する素子に大
きな影響が及ぶことになる。
性を利用し、Si3N4５のパターンで各領域を決定
する方法をGaAsに適用は出来なくないが、この
場合CVDSi3N4を２回被着し、さらにCVDSiO2
膜は３回被着しなければならなずかつこれら
CVDSiO2膜はGaAs基板の一部の上に直接形成さ
れる。そしてCVDSiO2被着後、この膜をち密に
してフオトエツチでのサイドエツチを小さくする
ために800℃程度の熱処理を行わなければならな
い。このときGaAsの解離により化学量論的素子
の変化を生じたりあるいは酸化等の反応を生じ素
子特性を著しく変化させたり、リーク等劣化の原
因となる。これについてCVDSi3N4は最初低温で
被着するためこのSi3N4の形成による解離はほと
んどしないが、とくにSiO2は酸素によつてGaAs
基板表面にGa空孔を形成し、形成する素子に大
きな影響が及ぶことになる。
本発明は前記欠点を改善する方法を提供するも
のである。すなわち、本発明は、CVDSiO2を
GaAs基板表面が露出した状態では形成すること
なく、たとえばCVDSi3N4膜を２回、CVDSi3N4
上に形成するCVDSiO2膜を１回とすることによ
り、表面汚染、GaAsの解離を無くし、特性の劣
化を防ぎ、かつ容易にセルフアラインによつて電
解効果トランジスタを形成し得る方法を提供する
ものである。
のである。すなわち、本発明は、CVDSiO2を
GaAs基板表面が露出した状態では形成すること
なく、たとえばCVDSi3N4膜を２回、CVDSi3N4
上に形成するCVDSiO2膜を１回とすることによ
り、表面汚染、GaAsの解離を無くし、特性の劣
化を防ぎ、かつ容易にセルフアラインによつて電
解効果トランジスタを形成し得る方法を提供する
ものである。
以下、本発明をその一実施例としてGaAs半導
体基板に接合電解効果トランジスタを形成する方
法を示す第２図とともに説明する。
体基板に接合電解効果トランジスタを形成する方
法を示す第２図とともに説明する。
第２図において、半絶縁性GaAs基板２２表面
上に絶縁膜として例えば基板２２に酸素の影響を
与えないSi3N4膜２３を約2000Å程度700℃位の
温度でCVD法によつて形成した後、フオトエツ
チングによつて能動層となる領域のSi3N4膜を除
去して窓２４を形成する。この場合Si3N4膜２３
は感光性樹脂（図示せず）をマスクとしてCF4プ
ラズマにより容易にエツチングして第１図Ａのご
ときパターンとすることが可能である。このとき
感光性樹脂はCF4プラズマにさらされることによ
つて硬化し、レジスト除去液Ｊ−100（商品名）で
は除去が出来なくなる。そのため、感光性樹脂は
O2プラズマあるいは反応性スパツタリング等に
よつてエツチング除去しなければならない。その
後第２図Ａに示す不純物導入を例えばイオン注入
法によつて行う。たとえばｎ形となる不純物とし
てＳイオン２５を例えば150KeV1×1012cm-2で注
入し、不純物導入層２６を形成する。
上に絶縁膜として例えば基板２２に酸素の影響を
与えないSi3N4膜２３を約2000Å程度700℃位の
温度でCVD法によつて形成した後、フオトエツ
チングによつて能動層となる領域のSi3N4膜を除
去して窓２４を形成する。この場合Si3N4膜２３
は感光性樹脂（図示せず）をマスクとしてCF4プ
ラズマにより容易にエツチングして第１図Ａのご
ときパターンとすることが可能である。このとき
感光性樹脂はCF4プラズマにさらされることによ
つて硬化し、レジスト除去液Ｊ−100（商品名）で
は除去が出来なくなる。そのため、感光性樹脂は
O2プラズマあるいは反応性スパツタリング等に
よつてエツチング除去しなければならない。その
後第２図Ａに示す不純物導入を例えばイオン注入
法によつて行う。たとえばｎ形となる不純物とし
てＳイオン２５を例えば150KeV1×1012cm-2で注
入し、不純物導入層２６を形成する。
次にSi3N4膜２３を500Å程度残してエツチン
グする。これは後の工程でマスク合わせを行う際
の基準とし、合わせを容易にするためである。次
に第２図Ｂに示す如くSi3N4膜を550℃で500Å形
成し、さらに700℃で1500Å形成し、約2000Å厚
さのSi3N4膜２７を形成する。さらにその表面上
にSiO2膜を約500Å形成する。このときのSiO2膜
２８の形成は下にSi3N4膜２７があり、基板に悪
影響を及ぼさない。このSiO2膜２８は後述する
CF4プラズマによつてSi3N4膜２７がエツチング
されるのを防ぐためであり、厚くする必要はな
い。
グする。これは後の工程でマスク合わせを行う際
の基準とし、合わせを容易にするためである。次
に第２図Ｂに示す如くSi3N4膜を550℃で500Å形
成し、さらに700℃で1500Å形成し、約2000Å厚
さのSi3N4膜２７を形成する。さらにその表面上
にSiO2膜を約500Å形成する。このときのSiO2膜
２８の形成は下にSi3N4膜２７があり、基板に悪
影響を及ぼさない。このSiO2膜２８は後述する
CF4プラズマによつてSi3N4膜２７がエツチング
されるのを防ぐためであり、厚くする必要はな
い。
次にSiO2膜２８の表面上に感光性樹脂膜２９
を被着し、第２図Ｃに示す如く、後工程に於いて
全ての不純物導入に必要な窓すなわちソースおよ
びドレイン領域形成のための窓３０，３０′、ゲ
ート領域形成のための窓３１を露光、現像によつ
て形成する。
を被着し、第２図Ｃに示す如く、後工程に於いて
全ての不純物導入に必要な窓すなわちソースおよ
びドレイン領域形成のための窓３０，３０′、ゲ
ート領域形成のための窓３１を露光、現像によつ
て形成する。
次に感光性樹脂膜２９の表面上をCF4プラズマ
中に例えば150W10分程度さらす事により変質硬
化させる。この様にして硬化した感光性樹脂は通
常の感光性樹脂の除去液Ｊ−100（商品名）では容
易に除去出来なくなる。次に前記硬化した感光性
樹脂２９表面上およびSiO2膜２８の露出した表
面上に、さらに感光性樹脂膜３２を被着し、所望
領域として例えばゲート領域の窓３３を形成した
後、第２図Ｄに示す如く前記SiO2膜２８の露出
した領域（ゲート形成部）を除去する。そして有
機溶剤あるいはＪ−100によつて感光性樹脂膜３
２を除去する。ここでポジ形感光性樹脂例えば
AZ−1350は有機溶剤としてアセトンで、ネガ形
感光性樹脂例えばKTFRの場合トリクロルエチ
レンによつて除去出来るとともに、硬化した樹脂
膜２９は除去されない。
中に例えば150W10分程度さらす事により変質硬
化させる。この様にして硬化した感光性樹脂は通
常の感光性樹脂の除去液Ｊ−100（商品名）では容
易に除去出来なくなる。次に前記硬化した感光性
樹脂２９表面上およびSiO2膜２８の露出した表
面上に、さらに感光性樹脂膜３２を被着し、所望
領域として例えばゲート領域の窓３３を形成した
後、第２図Ｄに示す如く前記SiO2膜２８の露出
した領域（ゲート形成部）を除去する。そして有
機溶剤あるいはＪ−100によつて感光性樹脂膜３
２を除去する。ここでポジ形感光性樹脂例えば
AZ−1350は有機溶剤としてアセトンで、ネガ形
感光性樹脂例えばKTFRの場合トリクロルエチ
レンによつて除去出来るとともに、硬化した樹脂
膜２９は除去されない。
次にCF4プラズマによつて前記形成したSiO2膜
２８の窓領域のSi3N4膜２７を第２図Ｅに示す如
くエツチング除去する。この時ソース、ドレイン
形成用の領域にはSiO2膜２８が存在するので、
CF4プラズマによつてはエツチングされない。そ
の後ｐ形となる不純物３４としてMg、Zn、Be等
のうち例えばBeを所定エネルギー例えば50KeV
で１×1014cm-2程度の注入量でイオン注入を行い
イオン注入層３５を形成する。その後、再度感光
性樹脂膜を被着形成した後、第２図Ｆに示す如く
ソース、ドレインとなる領域の該感光性樹脂膜３
６を露光、現像によつて除去しCF等で硬化させ
た感光性樹脂２９による窓３０，３０′より例え
ば1μ程度大なる窓３７，３７′をそれぞれ形成し
た後、窓３７，３７′のSiO2をHF系エツチング
液でSi3N4２７をCF4プラズマでそれぞれエツチ
ング除去する。このときSiO2２８、Si3N4２７に
形成されるソース、ドレインとなる窓３８，３
８′の大きさ、位置はCF4で硬化させた感光性樹
脂２９による窓３０，３０′で決定される。また
ゲート領域には感光性樹脂膜３６が残存してい
る。そしてｎ形不純物としては例えばSiイオンを
50KeV、１×1014cm-2程度注入してソース、ドレ
インとなる高濃度注入領域４０，４０′を形成す
る。しかる後感光性樹脂膜２９，３６をO2プラ
ズマあるいはスパツタ法等によつて除去し、第２
図Ｇに示す如く熱処理表面保護膜としてSi3N4膜
４１をCVD法によつて約1200Å形成した後熱処
理をAr、N2、H2等のガス雰囲気として行う。例
えばAr雰囲気中で850℃30分間熱処理することに
よつてイオン注入した不純物を電気的に活性化
し、ｎ形チヤンネルとなる能動層４２、ゲート領
域４３、ソース、ドレイン領域４４，４４′を同
時に形成する。
２８の窓領域のSi3N4膜２７を第２図Ｅに示す如
くエツチング除去する。この時ソース、ドレイン
形成用の領域にはSiO2膜２８が存在するので、
CF4プラズマによつてはエツチングされない。そ
の後ｐ形となる不純物３４としてMg、Zn、Be等
のうち例えばBeを所定エネルギー例えば50KeV
で１×1014cm-2程度の注入量でイオン注入を行い
イオン注入層３５を形成する。その後、再度感光
性樹脂膜を被着形成した後、第２図Ｆに示す如く
ソース、ドレインとなる領域の該感光性樹脂膜３
６を露光、現像によつて除去しCF等で硬化させ
た感光性樹脂２９による窓３０，３０′より例え
ば1μ程度大なる窓３７，３７′をそれぞれ形成し
た後、窓３７，３７′のSiO2をHF系エツチング
液でSi3N4２７をCF4プラズマでそれぞれエツチ
ング除去する。このときSiO2２８、Si3N4２７に
形成されるソース、ドレインとなる窓３８，３
８′の大きさ、位置はCF4で硬化させた感光性樹
脂２９による窓３０，３０′で決定される。また
ゲート領域には感光性樹脂膜３６が残存してい
る。そしてｎ形不純物としては例えばSiイオンを
50KeV、１×1014cm-2程度注入してソース、ドレ
インとなる高濃度注入領域４０，４０′を形成す
る。しかる後感光性樹脂膜２９，３６をO2プラ
ズマあるいはスパツタ法等によつて除去し、第２
図Ｇに示す如く熱処理表面保護膜としてSi3N4膜
４１をCVD法によつて約1200Å形成した後熱処
理をAr、N2、H2等のガス雰囲気として行う。例
えばAr雰囲気中で850℃30分間熱処理することに
よつてイオン注入した不純物を電気的に活性化
し、ｎ形チヤンネルとなる能動層４２、ゲート領
域４３、ソース、ドレイン領域４４，４４′を同
時に形成する。
次に感光性樹脂膜４５を被着形成し、露光、現
像によつて第２図Ｈに示す如くゲート電極窓を
CF4プラズマでSi3N4４１の露出した領域をエツ
チング除去して後、ｐ形GaAsとオーミツクとな
る金属例えばAu−Zn合金４６を蒸着する。この
ときCF4プラズマに対してSiO2膜２８のマスク効
果によつて実質的にGaAs表面が露出し電極金属
と接触するのは、前記第２図Ｅで形成した窓３５
の領域すなわちｐ形不純物を導入した領域のみで
ありセルフアライン形成となる。
像によつて第２図Ｈに示す如くゲート電極窓を
CF4プラズマでSi3N4４１の露出した領域をエツ
チング除去して後、ｐ形GaAsとオーミツクとな
る金属例えばAu−Zn合金４６を蒸着する。この
ときCF4プラズマに対してSiO2膜２８のマスク効
果によつて実質的にGaAs表面が露出し電極金属
と接触するのは、前記第２図Ｅで形成した窓３５
の領域すなわちｐ形不純物を導入した領域のみで
ありセルフアライン形成となる。
そして感光性樹脂膜４５を除去することにより
リフトオフ法で不必要な金属を感光性樹脂膜４５
と同時に除去して、第２図Ｉに示す如くゲート電
極４６′を形成する。ゲート電極の場合と同様に
してソース、ドレイン電極４７，４７′を第２図
Ｊに示す如く形成する。
リフトオフ法で不必要な金属を感光性樹脂膜４５
と同時に除去して、第２図Ｉに示す如くゲート電
極４６′を形成する。ゲート電極の場合と同様に
してソース、ドレイン電極４７，４７′を第２図
Ｊに示す如く形成する。
以上説明した第２図の方法によれば微細なパタ
ーンをセルフアライメントによつて形成し、しか
もこのセルフアライメントには感光した感光性樹
脂膜を用いるものである。特にこの方法は
GaAs、GaP等化合物半導体の様な比較的低温で
解離し化学量輪的組成が変化し、それによつて素
子特性に悪影響を及ぼす材料を用いる場合に効果
は大きい。すなわち本発明では絶縁膜の形成、除
去が少なく、そのため不必要に熱処理を加えるこ
とが無く、良好な素子特性を得ることが可能であ
る。また、絶縁膜としてのSiO2膜２８の形成に
おいても基板が露出しておらず、基板表面におけ
るO2の悪影響が何ら生じない。さらに第２図で
はイオン注入層活性化の熱処理が一度であるた
め、工程の短縮となる。また本発明ではセルフア
ラインによりマスク合わせを容易とし工程時間短
縮を可能とするものである。なお本実施例に於て
はGaAs基板について説明したが他の化合物半導
体でも用いることが可能であることは言うまでも
ない。
ーンをセルフアライメントによつて形成し、しか
もこのセルフアライメントには感光した感光性樹
脂膜を用いるものである。特にこの方法は
GaAs、GaP等化合物半導体の様な比較的低温で
解離し化学量輪的組成が変化し、それによつて素
子特性に悪影響を及ぼす材料を用いる場合に効果
は大きい。すなわち本発明では絶縁膜の形成、除
去が少なく、そのため不必要に熱処理を加えるこ
とが無く、良好な素子特性を得ることが可能であ
る。また、絶縁膜としてのSiO2膜２８の形成に
おいても基板が露出しておらず、基板表面におけ
るO2の悪影響が何ら生じない。さらに第２図で
はイオン注入層活性化の熱処理が一度であるた
め、工程の短縮となる。また本発明ではセルフア
ラインによりマスク合わせを容易とし工程時間短
縮を可能とするものである。なお本実施例に於て
はGaAs基板について説明したが他の化合物半導
体でも用いることが可能であることは言うまでも
ない。
第１図Ａ〜Ｌは従来のGaAs接合形電界効果ト
ランジスタの方法の一例を説明するための工程断
面図、第２図Ａ〜Ｊは本発明の一実施例にかかる
GaAs接合形電界効果トランジスタの製造工程断
面図である。 ２２……GaAs基板、２３，２７……Si3N4膜、
２４……窓、２８……SiO2膜、２９……感光性
樹脂膜、３０，３０′，３１，３８，３８′……
窓、３２，３６……感光性樹脂膜、３４，３９…
…不純物、４３……ゲート領域、４４，４４′…
…ソース、ドレイン領域。
ランジスタの方法の一例を説明するための工程断
面図、第２図Ａ〜Ｊは本発明の一実施例にかかる
GaAs接合形電界効果トランジスタの製造工程断
面図である。 ２２……GaAs基板、２３，２７……Si3N4膜、
２４……窓、２８……SiO2膜、２９……感光性
樹脂膜、３０，３０′，３１，３８，３８′……
窓、３２，３６……感光性樹脂膜、３４，３９…
…不純物、４３……ゲート領域、４４，４４′…
…ソース、ドレイン領域。
Claims (1)
- １ 化合物半導体基板上に窒化シリコン膜及び酸
化シリコン膜を順次形成する工程と、前記絶縁物
層上に第１の感光性樹脂を被着する工程と、前記
第１の感光性樹脂を選択的に除去して前記基板に
形成される複数の窓を形成する工程と、残された
第１の感光性樹脂をイオン衝撃あるいはCF4プラ
ズマで硬化させる工程と、前記複数の窓の一部を
第２の感光性樹脂でマスクする工程と、前記第１
及び第２の感光性樹脂の窓が重複し露出した酸化
シリコン膜及び窒化シリコン膜を順次除去する工
程と、第２の感光性樹脂を溶剤除去する工程とを
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8952479A JPS5613735A (en) | 1979-07-13 | 1979-07-13 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8952479A JPS5613735A (en) | 1979-07-13 | 1979-07-13 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5613735A JPS5613735A (en) | 1981-02-10 |
| JPS6331097B2 true JPS6331097B2 (ja) | 1988-06-22 |
Family
ID=13973185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8952479A Granted JPS5613735A (en) | 1979-07-13 | 1979-07-13 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5613735A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884430A (ja) * | 1981-11-14 | 1983-05-20 | Daikin Ind Ltd | レジスト膜の耐エツチング性増大方法 |
| JPH0713975B2 (ja) * | 1984-05-29 | 1995-02-15 | ソニー株式会社 | 接合型電界効果型半導体装置の製法 |
| US5074940A (en) * | 1990-06-19 | 1991-12-24 | Nippon Oil And Fats Co., Ltd. | Composition for gas generating |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264284A (en) * | 1975-11-21 | 1977-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5348458A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Production of semiconductor device |
-
1979
- 1979-07-13 JP JP8952479A patent/JPS5613735A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264284A (en) * | 1975-11-21 | 1977-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5348458A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5613735A (en) | 1981-02-10 |
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