JPH0713975B2 - 接合型電界効果型半導体装置の製法 - Google Patents
接合型電界効果型半導体装置の製法Info
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- JPH0713975B2 JPH0713975B2 JP59109177A JP10917784A JPH0713975B2 JP H0713975 B2 JPH0713975 B2 JP H0713975B2 JP 59109177 A JP59109177 A JP 59109177A JP 10917784 A JP10917784 A JP 10917784A JP H0713975 B2 JPH0713975 B2 JP H0713975B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高性能の接合型電界効果型半導体装置の製法
に関する。
に関する。
背景技術とその問題点 接合型電界効果トランジスタ（J-FET）は入力インピー
ダンスが高く、低雑音である等の特徴を有している為に
高性能ヘッド・アンプとして広く用いられている。接合
型電界効果トランジスタの性能は、一般にGm/Ciss（Gm;
相互コンダクタンス、Ciss;入力容量）で表される。し
かし、Cissは増幅回路系の容量との関係により決定され
る為、接合型電界効果トランジスタの性能を良くするに
はCissを一定として、Gmを高くする必要がある。従って
横方向の寸法即ちゲート長及びピッチ長（ソース端から
ドレイン端までの長さ）を短縮してGmを高くし、寸法短
縮により減少した容量分だけゲート幅を長くし、Gm/Cis
sを増加させるのが、接合型電界効果トランジスタの性
能を良くする為の１つの方法となっている。
ダンスが高く、低雑音である等の特徴を有している為に
高性能ヘッド・アンプとして広く用いられている。接合
型電界効果トランジスタの性能は、一般にGm/Ciss（Gm;
相互コンダクタンス、Ciss;入力容量）で表される。し
かし、Cissは増幅回路系の容量との関係により決定され
る為、接合型電界効果トランジスタの性能を良くするに
はCissを一定として、Gmを高くする必要がある。従って
横方向の寸法即ちゲート長及びピッチ長（ソース端から
ドレイン端までの長さ）を短縮してGmを高くし、寸法短
縮により減少した容量分だけゲート幅を長くし、Gm/Cis
sを増加させるのが、接合型電界効果トランジスタの性
能を良くする為の１つの方法となっている。
その他に接合型電界効果トランジスタの性能を表すもの
として、入力換算雑音電圧en、ピンチオフ領域でのイオ
ン化電流、耐圧等があり、これらも重要である。従っ
て、接合型電界効果トランジスタの高性能化を追求する
場合これらの特性を損なわない様に注意する必要があ
る。
として、入力換算雑音電圧en、ピンチオフ領域でのイオ
ン化電流、耐圧等があり、これらも重要である。従っ
て、接合型電界効果トランジスタの高性能化を追求する
場合これらの特性を損なわない様に注意する必要があ
る。
この他、Cissを小さくする方法として、基板ゲートの不
純物濃度を下げる方法があるが、その事により空乏層幅
が広くなる為にenの1/f成分が増加してしまう。またGm
を増加させるにはチャンネル部の不純物濃度を増加させ
れば良いが、それにつれてイオン化電流も増加してしま
う。従って、これらの値はおのずから最適値というもの
が存在する。
純物濃度を下げる方法があるが、その事により空乏層幅
が広くなる為にenの1/f成分が増加してしまう。またGm
を増加させるにはチャンネル部の不純物濃度を増加させ
れば良いが、それにつれてイオン化電流も増加してしま
う。従って、これらの値はおのずから最適値というもの
が存在する。
従って、この様なきびしい条件下で、如何に安定にデバ
イスを作るか、また同じ寸法でより高性能なデバイスを
作る為の工夫が重要となってくる。
イスを作るか、また同じ寸法でより高性能なデバイスを
作る為の工夫が重要となってくる。
発明の目的 本発明は、上述の点に鑑み、より高性能の接合型電界効
果型半導体装置を得ることができる製法を提供するもの
である。
果型半導体装置を得ることができる製法を提供するもの
である。
発明の概要 本発明は、第１導電型の半導体基板上に形成した第１の
絶縁層にソース、ドレイン及びゲートの各第１の開口部
を同時に形成する工程と、各第１の開口部を通じてソー
ス、ドレインに第１導電形不純物を、ゲートに多結晶半
導体膜を介して第２導電形不純物を、夫々導入する工程
と、第１の絶縁層と上記第１の開口部上にバッファ層を
形成する工程と、バッファ層上に該バッファ層に対して
選択エッチング性のある第２の絶縁層を形成する工程
と、第２の絶縁層のフィールド部分に対応する領域上に
端部がテーパ状の第３の絶縁層を形成する工程と、ソー
ス、ドレインの第１の開口部に対応して該第１の開口部
より広い第２の開口部を上記第２の絶縁層に形成する工
程と、第１の開口部、第２の開口部及び第３の絶縁層か
らなる階段状の開口部にソース電極、ドレイン電極を形
成する工程を有する接合型電界効果型半導体装置の製法
である。
絶縁層にソース、ドレイン及びゲートの各第１の開口部
を同時に形成する工程と、各第１の開口部を通じてソー
ス、ドレインに第１導電形不純物を、ゲートに多結晶半
導体膜を介して第２導電形不純物を、夫々導入する工程
と、第１の絶縁層と上記第１の開口部上にバッファ層を
形成する工程と、バッファ層上に該バッファ層に対して
選択エッチング性のある第２の絶縁層を形成する工程
と、第２の絶縁層のフィールド部分に対応する領域上に
端部がテーパ状の第３の絶縁層を形成する工程と、ソー
ス、ドレインの第１の開口部に対応して該第１の開口部
より広い第２の開口部を上記第２の絶縁層に形成する工
程と、第１の開口部、第２の開口部及び第３の絶縁層か
らなる階段状の開口部にソース電極、ドレイン電極を形
成する工程を有する接合型電界効果型半導体装置の製法
である。
この発明の製法によれば、ゲート長が短く、低雑音で、
耐圧が向上し、しかも、ゲート直列抵抗の低減、段切れ
のないソース及びドレイン電極の形成を可能にした高性
能、且つ信頼性の高い接合型電界効果型半導体装置が安
定して得られる。
耐圧が向上し、しかも、ゲート直列抵抗の低減、段切れ
のないソース及びドレイン電極の形成を可能にした高性
能、且つ信頼性の高い接合型電界効果型半導体装置が安
定して得られる。
実施例 以下、図面を参照して本発明の実施例を説明する。
第１図〜第４図は、本発明の一実施例を示す。本例にお
いては、先ず、第１図Ａに示すように、第２導電形例え
ばＰ形の半導体基板（１）上に第１導電形即ちＮ形の半
導体層（２）を形成し、このＮ形半導体層（２）上に所
要の厚さ（例えば3000Å程度）の第１の絶縁層である例
えばSiO2層（３）を被着形成する。
いては、先ず、第１図Ａに示すように、第２導電形例え
ばＰ形の半導体基板（１）上に第１導電形即ちＮ形の半
導体層（２）を形成し、このＮ形半導体層（２）上に所
要の厚さ（例えば3000Å程度）の第１の絶縁層である例
えばSiO2層（３）を被着形成する。
Ｐ形の半導体基板（１）はP+領域上にP-領域を形成して
構成される。Ｎ形半導体層（２）は島状に形成される。
また、Ｐ形の半導体基板（１）のフィールド部分即ちソ
ース電極及びドレイン電極のボンディング・パッド部に
対応する部分下にはファラデーシールド用のPN接合、こ
の場合Ｎ形領域（20）を形成し置く。
構成される。Ｎ形半導体層（２）は島状に形成される。
また、Ｐ形の半導体基板（１）のフィールド部分即ちソ
ース電極及びドレイン電極のボンディング・パッド部に
対応する部分下にはファラデーシールド用のPN接合、こ
の場合Ｎ形領域（20）を形成し置く。
Ｐ形半導体基板（１）のＮ形半導体層（２）とＮ形領域
（20）との間の部分はP+層が形成される。
（20）との間の部分はP+層が形成される。
次に、第１図Ｂ及びＣに示すようにレジスト層（４）を
マスクにSiO2層（３）を選択エッチングしてそのSiO2層
（３）のソース、ドレイン及びゲートに対応する位置に
夫々同時に第１の開口部（5S），（5G）及び（5D）を形
成する。この場合の各開口部（5S），（5G）及び（5D）
の幅及び開口部間の寸法はリソグラフィの限界近くに選
ばれる。
マスクにSiO2層（３）を選択エッチングしてそのSiO2層
（３）のソース、ドレイン及びゲートに対応する位置に
夫々同時に第１の開口部（5S），（5G）及び（5D）を形
成する。この場合の各開口部（5S），（5G）及び（5D）
の幅及び開口部間の寸法はリソグラフィの限界近くに選
ばれる。
次に、第２図Ｄに示すように、ゲートの開口部（5G）に
対応する表面に多結晶シリコン膜（26）をCVD（科学気
相成長）法にて被着形成する。
対応する表面に多結晶シリコン膜（26）をCVD（科学気
相成長）法にて被着形成する。
次に、第２図Ｅに示すように、開口部（5S），（5G）及
び（5D）に臨むＮ形半導体層（２）及び多結晶シリコン
膜（26）の表面に厚さ300Å程度の薄いSiO2膜（６）を
被着形成する。この薄いSiO2膜（６）は爾後のイオン注
入時のバッファSiO2膜を兼ね、且つSiO3N4膜を被着した
ときのSi基板に対するストレスを回避するためのもので
ある。しかる後、ゲートの開口部（5G）を除く他部をレ
ジスト層（７）でマスクし、開口部（5G）より多結晶シ
リコン膜（26）を介してＰ形不純物例えばボロン（Ｂ）
をイオン注入してＮ形半導体層（２）の表面にＰ形のゲ
ート領域（８）を形成する。
び（5D）に臨むＮ形半導体層（２）及び多結晶シリコン
膜（26）の表面に厚さ300Å程度の薄いSiO2膜（６）を
被着形成する。この薄いSiO2膜（６）は爾後のイオン注
入時のバッファSiO2膜を兼ね、且つSiO3N4膜を被着した
ときのSi基板に対するストレスを回避するためのもので
ある。しかる後、ゲートの開口部（5G）を除く他部をレ
ジスト層（７）でマスクし、開口部（5G）より多結晶シ
リコン膜（26）を介してＰ形不純物例えばボロン（Ｂ）
をイオン注入してＮ形半導体層（２）の表面にＰ形のゲ
ート領域（８）を形成する。
この場合、多結晶シリコン膜（26）の厚さ分だけ結晶シ
リコン中のゲート領域（８）の深さが減る。この時、
B+,BF2+等の不純物の他にSi+,N+,F+等もイオン注入する
ことで、より低温度で活性化できる。
リコン中のゲート領域（８）の深さが減る。この時、
B+,BF2+等の不純物の他にSi+,N+,F+等もイオン注入する
ことで、より低温度で活性化できる。
続いて第２図Ｆに示すようにソース及びドレインの開口
部（5S）及び（5D）を除く他部をレジスト層（７）でマ
スクし、この開口部（5S）及び（5D）を通してＮ形不純
物例えばリン（Ｐ）をイオン注入してＮ形半導体層
（２）の表面にソース及びドレイン領域即ちそのコンタ
クト用の高不純物濃度領域（9S）及び（9D）を形成す
る。
部（5S）及び（5D）を除く他部をレジスト層（７）でマ
スクし、この開口部（5S）及び（5D）を通してＮ形不純
物例えばリン（Ｐ）をイオン注入してＮ形半導体層
（２）の表面にソース及びドレイン領域即ちそのコンタ
クト用の高不純物濃度領域（9S）及び（9D）を形成す
る。
次に、第３図Ｇに示すように、レジスト層（７）を除去
した後、全面にSiO2層（３）に対して選択エッチング性
のあるバッファ層本例ではSi3N4膜（10）をCVD法によっ
て被着形成する。ここで、Si3N4膜（10）が直接Si基板
に被着されるとSi基板に対してストレス等の影響を与え
る。しかし本例では薄いSiO2膜（６）が介在するので、
その心配はない。
した後、全面にSiO2層（３）に対して選択エッチング性
のあるバッファ層本例ではSi3N4膜（10）をCVD法によっ
て被着形成する。ここで、Si3N4膜（10）が直接Si基板
に被着されるとSi基板に対してストレス等の影響を与え
る。しかし本例では薄いSiO2膜（６）が介在するので、
その心配はない。
次に、第３図Ｈに示すように、このSi3N4膜（10）上にS
i3N4膜（10）に対して選択エッチング性のある第２の絶
縁層、本例ではフィールド酸化層となる厚いSiO2層（2
1）、及びその上のSi3N4膜（22）を順次CVD法により被
着形成し、さらに第３の絶縁層、本例では厚いSiO2層
（23）を被着形成する。そして、CF4+O2プラズマ（24）
をSiO2層（23）の表面全面に印加する。
i3N4膜（10）に対して選択エッチング性のある第２の絶
縁層、本例ではフィールド酸化層となる厚いSiO2層（2
1）、及びその上のSi3N4膜（22）を順次CVD法により被
着形成し、さらに第３の絶縁層、本例では厚いSiO2層
（23）を被着形成する。そして、CF4+O2プラズマ（24）
をSiO2層（23）の表面全面に印加する。
次に、第３図Ｉに示すように、接合型電界効果トランジ
スタが形成される領域以外のフィールド部分にレジスト
層（７）を被覆し、これをマスクにしてSiO2層（23）を
溶液エッチングによって選択除去する。このとき、プラ
ズマ処理によってダメージを受けたSiO2層（23）の表面
のエッチング速度が他部より速いのでSiO2（23）は第４
図Ｊに示すようにテーパ状にエッチングされる。
スタが形成される領域以外のフィールド部分にレジスト
層（７）を被覆し、これをマスクにしてSiO2層（23）を
溶液エッチングによって選択除去する。このとき、プラ
ズマ処理によってダメージを受けたSiO2層（23）の表面
のエッチング速度が他部より速いのでSiO2（23）は第４
図Ｊに示すようにテーパ状にエッチングされる。
次に第４図Ｋに示すように、SiO2層（23）を含んでSi3N
4膜（22）上のソース及びドレインの開口部（5S）及び
（5D）に対応する部分を除く他部に、レジスト層（７）
を選択的に被着し、このレジスト層（７）をマスクにSi
3N4膜（22）、SiO2膜（21）及びSi3N4膜（10）を順次に
選択エッチングして、第１の開口部（5S），（5D）より
広く、且つ第３の絶縁層であるSiO2層（23）の開口部よ
りは狭いソース、ドレインの電極取出し用の第２の開口
部（12S）及び（12D）を形成する。これによって、ソー
ス、ドレインの第１の開口部（5S），（5D）より第２の
開口部（12S），（12D）を経て夫々のフィールド部のSi
O2層（23）に至る開口部は階段状に形成される。
4膜（22）上のソース及びドレインの開口部（5S）及び
（5D）に対応する部分を除く他部に、レジスト層（７）
を選択的に被着し、このレジスト層（７）をマスクにSi
3N4膜（22）、SiO2膜（21）及びSi3N4膜（10）を順次に
選択エッチングして、第１の開口部（5S），（5D）より
広く、且つ第３の絶縁層であるSiO2層（23）の開口部よ
りは狭いソース、ドレインの電極取出し用の第２の開口
部（12S）及び（12D）を形成する。これによって、ソー
ス、ドレインの第１の開口部（5S），（5D）より第２の
開口部（12S），（12D）を経て夫々のフィールド部のSi
O2層（23）に至る開口部は階段状に形成される。
次いで、第４図Ｌに示すようにSiO2膜（６）を浅いエッ
チングによって除去してソース、ドレインの高不純物濃
度領域（9S）及び（9D）を臨ましめた後、多結晶シリコ
ン膜（13）を介してAl（14）を蒸着し、パターニングし
てソース電極（15S）及びドレイン電極（15D）を形成し
て、目的とする接合型電界効果トランジスタを得る。
チングによって除去してソース、ドレインの高不純物濃
度領域（9S）及び（9D）を臨ましめた後、多結晶シリコ
ン膜（13）を介してAl（14）を蒸着し、パターニングし
てソース電極（15S）及びドレイン電極（15D）を形成し
て、目的とする接合型電界効果トランジスタを得る。
この製法によれば、第１の絶縁層であるSiO2膜（３）に
対してソース、ドレイン及びゲートの各第１の開口部
（5S），（5D）及び（5G）が一括して同時形成される。
このため、各開口部の幅及び開口部間の寸法はリソグラ
フィの限界に近い微細寸法で得られ、従ってこの開口部
（5G）を通して不純物導入されることによって極めて短
いゲート長Ｌが得られる。
対してソース、ドレイン及びゲートの各第１の開口部
（5S），（5D）及び（5G）が一括して同時形成される。
このため、各開口部の幅及び開口部間の寸法はリソグラ
フィの限界に近い微細寸法で得られ、従ってこの開口部
（5G）を通して不純物導入されることによって極めて短
いゲート長Ｌが得られる。
また、ソース・ゲート間の距離及びゲート・ドレイン間
の距離もバラツキなく正確に得られるためにソース・ゲ
ート間耐圧、ゲート・ドレイン間耐圧が向上する。因に
従来のゲートの開口部とソース、ドレインの開口部とは
別工程で形成する方法では、耐圧はマスク合せ精度と線
幅制御によって決定される。しかし本法では線幅制御だ
けで決定されるので、耐圧が向上し、且つ歩留りの向上
にもつながる。
の距離もバラツキなく正確に得られるためにソース・ゲ
ート間耐圧、ゲート・ドレイン間耐圧が向上する。因に
従来のゲートの開口部とソース、ドレインの開口部とは
別工程で形成する方法では、耐圧はマスク合せ精度と線
幅制御によって決定される。しかし本法では線幅制御だ
けで決定されるので、耐圧が向上し、且つ歩留りの向上
にもつながる。
また、互いに選択エッチング性のあるSi3N4膜、（1
0），（20）及びSiO2層（21），（23）を利用すること
によってセルフアラインによって電極取出用の開口部が
容易且つ正確に得られる。この場合微細加工の開口部
（5S），（5D）の形状を保存した状態で溶液エッチング
で開口部即ちソース、ドレインの電極窓あけができるの
で、Si表面が荒らされず、よって低雑音のトランジスタ
が得られる。
0），（20）及びSiO2層（21），（23）を利用すること
によってセルフアラインによって電極取出用の開口部が
容易且つ正確に得られる。この場合微細加工の開口部
（5S），（5D）の形状を保存した状態で溶液エッチング
で開口部即ちソース、ドレインの電極窓あけができるの
で、Si表面が荒らされず、よって低雑音のトランジスタ
が得られる。
更に、この製法では、ソース及びドレイン電極（15S）
及び（15D）のボンディング・パッド部（25）下の絶縁
層が厚く形成され、且つＮ形領域（20）のPN接合による
ファラデーシールドとの併用によってボンディング・パ
ッド部（25）での容量を減少できる。しかも、この場
合、厚いSiO2層（21）がテーパ状にエッチングされ、且
つ全体として階段状に開口部（12S）（5S），（12D），
（5D）が設けられるので、ソース及びドレイン電極（15
S）及び（15D）の段切れがなくなり、信頼性が向上し、
また製造の歩留りも向上する。
及び（15D）のボンディング・パッド部（25）下の絶縁
層が厚く形成され、且つＮ形領域（20）のPN接合による
ファラデーシールドとの併用によってボンディング・パ
ッド部（25）での容量を減少できる。しかも、この場
合、厚いSiO2層（21）がテーパ状にエッチングされ、且
つ全体として階段状に開口部（12S）（5S），（12D），
（5D）が設けられるので、ソース及びドレイン電極（15
S）及び（15D）の段切れがなくなり、信頼性が向上し、
また製造の歩留りも向上する。
一方、接合型電界効果トランジスタにおけるゲート直列
抵抗Rgの減少は複雑音の低減につながる。本例では、第
２図Ｅの工程で、ゲートの開口部（5G）に被着した多結
晶シリコン膜（26）を介して不純物をイオン注入してゲ
ート領域（８）を形成することにより、この多結晶シリ
コン膜（26）の介在でゲート直列抵抗Rgを減少させるこ
とができる。また、同時にゲート領域（８）が浅く形成
されるので、ゲートの寄生容量の低減も図れる。
抵抗Rgの減少は複雑音の低減につながる。本例では、第
２図Ｅの工程で、ゲートの開口部（5G）に被着した多結
晶シリコン膜（26）を介して不純物をイオン注入してゲ
ート領域（８）を形成することにより、この多結晶シリ
コン膜（26）の介在でゲート直列抵抗Rgを減少させるこ
とができる。また、同時にゲート領域（８）が浅く形成
されるので、ゲートの寄生容量の低減も図れる。
尚、ゲート直列抵抗Rgを減少させる他の方法としては、
前述の製造工程でイオン注入によって形成したゲート領
域（８）のアニールとして、赤外線照射アニールを用い
るものである。赤外線照射アニールは高温、単時間アニ
ール技術であり、不純物の拡散を抑え、しかも高い活性
化率が得られる。従って、この赤外線照射アニールによ
ってより浅い接合ができ、且つより低抵抗のゲート領域
となってRgを減少できる。高温単時間アニールとしては
その他レーザアニール、グラファイトアニール等も利用
できる。
前述の製造工程でイオン注入によって形成したゲート領
域（８）のアニールとして、赤外線照射アニールを用い
るものである。赤外線照射アニールは高温、単時間アニ
ール技術であり、不純物の拡散を抑え、しかも高い活性
化率が得られる。従って、この赤外線照射アニールによ
ってより浅い接合ができ、且つより低抵抗のゲート領域
となってRgを減少できる。高温単時間アニールとしては
その他レーザアニール、グラファイトアニール等も利用
できる。
上例では、バッファ槽としてSi3N4膜（10）を用いた
が、これに代えて多結晶シリコン膜を用いることもでき
る。また、バッファ層として多結晶シリコン膜を用いる
ときは、ゲートの開口部（5G）に設ける多結晶シリコン
膜膜（26）を上記バッファ層の多結晶シリコン膜と兼用
できる。また、この場合、バッファ層としての多結晶シ
リコン膜をソース、ドレインの開口部（5S），（5D）に
残してこれの上にAlの電極を形成すれば、第４図Ｌの工
程の多結晶シリコン膜（13）が省略できる。
が、これに代えて多結晶シリコン膜を用いることもでき
る。また、バッファ層として多結晶シリコン膜を用いる
ときは、ゲートの開口部（5G）に設ける多結晶シリコン
膜膜（26）を上記バッファ層の多結晶シリコン膜と兼用
できる。また、この場合、バッファ層としての多結晶シ
リコン膜をソース、ドレインの開口部（5S），（5D）に
残してこれの上にAlの電極を形成すれば、第４図Ｌの工
程の多結晶シリコン膜（13）が省略できる。
発明の効果 本発明によれば、第１導電形の半導体基板上の第１の絶
縁層にソース、ドレイン、ゲートの第１の開口部を同時
に形成するので、開口部及び開口部間の寸法をリソグラ
フィの限界近い寸法で微細加工ができる。従ってこの開
口部を通してソース、ドレイン、ゲートの不純物導入を
行うので短いゲート長が得られる。またソース・ゲート
間及びゲート・ドレイン間の距離も安定して得られるの
で、耐圧が向上する。さらにバッファ層とこれに対して
選択エッチング性のある第２の絶縁層を利用してソー
ス、ドレインの電極取出用の開口部を形成するので所謂
セルフアラインで該開口部が形成される。
縁層にソース、ドレイン、ゲートの第１の開口部を同時
に形成するので、開口部及び開口部間の寸法をリソグラ
フィの限界近い寸法で微細加工ができる。従ってこの開
口部を通してソース、ドレイン、ゲートの不純物導入を
行うので短いゲート長が得られる。またソース・ゲート
間及びゲート・ドレイン間の距離も安定して得られるの
で、耐圧が向上する。さらにバッファ層とこれに対して
選択エッチング性のある第２の絶縁層を利用してソー
ス、ドレインの電極取出用の開口部を形成するので所謂
セルフアラインで該開口部が形成される。
さらに、ゲート領域の形成に際して、多結晶シリコン膜
を介して不純物導入するので、半導体基板内に形成され
るゲート領域は浅くなり、ゲートの寄生容量の低減が図
れると共に、多結晶シリコン膜の介在でゲート直列抵抗
Rgを減少させることができる。
を介して不純物導入するので、半導体基板内に形成され
るゲート領域は浅くなり、ゲートの寄生容量の低減が図
れると共に、多結晶シリコン膜の介在でゲート直列抵抗
Rgを減少させることができる。
また、フィールド部に至るソース及びドレインの開口部
が階段状となり、且つ最上層の第３の絶縁層の端部がテ
ーパ状となされることで、ソース及びドレイン電極の段
切れがなくなり、信頼性が向上し、製造の歩留りも向上
する。
が階段状となり、且つ最上層の第３の絶縁層の端部がテ
ーパ状となされることで、ソース及びドレイン電極の段
切れがなくなり、信頼性が向上し、製造の歩留りも向上
する。
この様に本発明では、高い性能指数Gm/Cissを有し、且
つ低雑音の接合型電界効果型半導体装置を安定して製造
することができるものである。
つ低雑音の接合型電界効果型半導体装置を安定して製造
することができるものである。
第１図乃至第４図は本発明による接合型電界効果型半導
体装置の製法の実施例を示す工程順の断面図である。 （１）は第２導電形の半導体基板、（２）は第１導電形
の半導体層、（３）は第１の絶縁層、（5S），（5G），
（5D）は第１の開口部、（８）はゲート領域、（9S）は
ソースの高不純物濃度領域、（9D）はドレインの高不純
物濃度領域、（10）はバッファ層、（21）は第２の絶縁
層、（12S），（12D）は第２の開口部、（23）は第３の
絶縁層である。
体装置の製法の実施例を示す工程順の断面図である。 （１）は第２導電形の半導体基板、（２）は第１導電形
の半導体層、（３）は第１の絶縁層、（5S），（5G），
（5D）は第１の開口部、（８）はゲート領域、（9S）は
ソースの高不純物濃度領域、（9D）はドレインの高不純
物濃度領域、（10）はバッファ層、（21）は第２の絶縁
層、（12S），（12D）は第２の開口部、（23）は第３の
絶縁層である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 勝昭 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 中村 稔 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 栢沼 昭夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (1)
- 【請求項１】第１導電型の半導体基板上に形成した第１
の絶縁層にソース、ドレイン及びゲートの各第１の開口
部を同時に形成する工程と、 上記各第１の開口部を通じて、ソース、ドレインに第１
導電形不純物を、ゲートに多結晶半導体膜を介して第２
導電形不純物を、夫々導入する工程と、 上記第１の絶縁層と上記第１の開口部上にバッファ層を
形成する工程と、 上記バッファ層上に該バッファ層に対して選択エッチン
グ性のある第２の絶縁層を形成する工程と、 上記第２の絶縁層のフィールド部分に対応する領域上に
端部がテーパ状の第３の絶縁層を形成する工程と、 上記ソース、ドレインの第１の開口部に対応して該第１
の開口部より広い第２の開口部を上記第２の絶縁層に形
成する工程と、 上記第１の開口部、第２の開口部及び第３の絶縁層から
なる階段状の開口部にソース電極、ドレイン電極を形成
する工程を有する接合型電界効果型半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109177A JPH0713975B2 (ja) | 1984-05-29 | 1984-05-29 | 接合型電界効果型半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109177A JPH0713975B2 (ja) | 1984-05-29 | 1984-05-29 | 接合型電界効果型半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253278A JPS60253278A (ja) | 1985-12-13 |
| JPH0713975B2 true JPH0713975B2 (ja) | 1995-02-15 |
Family
ID=14503606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109177A Expired - Fee Related JPH0713975B2 (ja) | 1984-05-29 | 1984-05-29 | 接合型電界効果型半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713975B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483777A (en) * | 1977-12-16 | 1979-07-04 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and its manufacture |
| JPS5613735A (en) * | 1979-07-13 | 1981-02-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5627974A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
| JPS5627972A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
-
1984
- 1984-05-29 JP JP59109177A patent/JPH0713975B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483777A (en) * | 1977-12-16 | 1979-07-04 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and its manufacture |
| JPS5613735A (en) * | 1979-07-13 | 1981-02-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5627974A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
| JPS5627972A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60253278A (ja) | 1985-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |