KR20010060169A - 반도체 장치의 제조 방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

소스/드레인의 드라이브의 영향에 따른 엑스텐션(extension)의 불필요한 확산을 방지함으로써, 소스/드레인의 확산과 엑스텐션의 확산을 독립하여 제어하고, 각각에 대해 최적의 구조를 얻을 수 있는 MIS 트랜지스터의 제조 방법을 제공한다.
게이트 전극(3)의 측면에 형성된 L 자형의 실리콘 질화막(16)과, 실리콘 질화막(16)을 덮고 있는 실리콘 산화막을 마스크로 하여 이온 주입을 행하여 소스/드레인(9)을 형성한다. 그 후에, 실리콘 질화막(16)을 잔류시키면서 실리콘 산화막을 제거한다. 그리고 불순물 이온(6)을 실리콘 질화막(16)을 통해 실리콘 기판(1)의 주요면에 이온 주입한다. 실리콘 질화막(16)은 게이트 전극(3)의 근방에서는 두껍고, 소스/드레인(9)의 근방에서는 얇으므로, 게이트 전극(3) 밑으로 약간 침투하여 엑스텐션(18)이 형성된다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 MIS(Metal-Insulator-Semiconductor) 구조를 포함하는 전계 효과 트랜지스터(이하「MIS 트랜지스터」라고 함)에 따른 것으로, 특히 LDD 구조(Light Doped Drain) 구조를 포함하는 MIS 트랜지스터에 따른 것이다.
도 40 내지 도 44는 종래의 MIS 트랜지스터를 제조하는 방법을 공정순으로 나타내는 단면도이다. 실리콘 기판(1)의 주요면 상에 형성된 실리콘 산화물(2)에 의해 소자 분리되는 영역(이하 「활성 영역」이라고 함)에 대해, 웰, 채널 등의 이온 주입(도시하지 않음)을 행한 후, 게이트 절연막(4) 및 폴리실리콘(3)을 이 순서대로 실리콘 기판(1) 상에 형성한다. 그리고 리소그래피 기술에 의해 평면에서 봤을 때 상측에서 동형으로 정형된 게이트 절연막(4) 및 폴리실리콘(3)을 마스크로 하여, 활성 영역에 불순물 이온(6)의 주입을 행한다. 이에 따라, LDD 구조 중, 비교적 얇고, 불순물 농도가 낮아, 게이트 전극에 가까운 엑스텐션(5)을 형성하여 도 40에 도시된 구조를 얻는다. 폴리실리콘(3)은 게이트 전극(3)으로서 기능하므로, 이하에서는 게이트 전극(3)으로서 표기하기도 한다.
다음에 실리콘 질화막 및 실리콘 산화막을 도 40에 도시된 구조의 상면에 이 순서대로 피착한다. 그리고 이들을 에치백함으로써, 실리콘 산화막(7) 및 실리콘 질화막(8)으로 이루어지는 측벽을 게이트 전극(3)의 측면에 형성한다(도 41).
다음에 불순물 이온(10)을 주입하여, LDD 구조 중, 비교적 두껍고, 불순물농도가 높고, 게이트 전극(3)으로부터 먼 소스/드레인(9)을 쌍으로 하여 형성한다(도 42). 그리고 이온 주입에 의해 소스/드레인(9)이 포함하는 불순물을 전기적으로 활성화하기 위해서, 열처리(이하 「소스/드레인의 드라이브」라고 함)를 행하여 도 43에 도시된 구조를 얻는다. 소스/드레인의 드라이브로서는 통상, 900∼1200℃에서 1∼60초 정도의 RTA(Rapid Temperature Annealing)가 채용된다.
다음에 도 43에 도시된 구조에 대해 소위 살리사이드(salicide : self-aligned silicide)화를 실시하여 코발트 실리사이드(13)를 형성하고, 도 44에 도시된 구조를 얻는다. 이와 같이 함으로써 얻어진 MIS 트랜지스터에 대해, 필요에 따라 층간막, 배선 등을 더 설치하는 프로세스가 실시된다.
이와 같이 함으로써 제조되는 MIS 트랜지스터를 미세화하기 위해서는, 엑스텐션(5)에 있어서의 접합의 형상의 제어가 중요하다. 우선, 엑스텐션(5)의 접합을 얕게 함으로써, 드레인으로서 기능하는 만큼의 소스/드레인(9)으로부터의 공핍층이, 소스로서 기능하는 소스/드레인(9)에 끼치는 영향(단채널 효과)을 적게 할 수 있다.
또한 엑스텐션(5)이 같은 깊이로 쌍을 이뤄 형성되면, 한쌍의 엑스텐션(5) 사이의 거리 We(도 44)가 실효적 게이트 길이가 되고, MIS 트랜지스터의 특성은, 거리 We로 대략 결정된다. 따라서, 물리적 게이트 길이, 즉 게이트 전극(3)의 길이 Wg(도 44)를 동일하게 설계해도, 엑스텐션(5) 사이의 거리 We에 의해 MIS 트랜지스터의 특성은 달라진다. MIS 트랜지스터를 설계하는 경우에는 게이트 전극(3)의 길이 Wg가 채용되므로, MIS 트랜지스터의 동작을 설계와 실측에서 가능한 한 일치시키기 위해서는, 한쌍의 엑스텐션(5) 사이의 거리 We와 게이트 전극(3)의 길이 Wg를 거의 동일하게 하는 것이 바람직하다.
일반적으로 불순물의 고체 용융도는 온도가 높을수록 크다. 그리고 열처리의 온도가 낮으면 고체 용융도로 결정되는 불순물 농도밖에 활성화되지 않는다. 따라서, 높은 불순물 농도를 활성화시키고자 할수록, 보다 고온에서의 열처리가 필요해진다. 통상, 엑스텐션(5)의 불순물 농도는 소스/드레인(9)보다 낮기 때문에, 엑스텐션(5)을 위한 활성화의 온도는 소스/드레인(9)의 드라이브 시의 온도 정도에는 고온일 필요는 없다.
그러나 상술된 종래의 MOSFET의 제작 방법으로는, 소스/드레인(9)의 드라이브가 엑스텐션(5)을 위한 불순물 이온(10)의 주입의 실행(도 42)보다도 나중에 행해진다. 따라서 소스/드레인(9)의 드라이브는, 엑스텐션(5)에 있어서는 여분의 열로서 인가되게 되고, 엑스텐션(5)의 불순물이 소스/드레인(9)의 드라이브에 의해 불필요하게 확산한다. 도 45는 소스/드레인(9)의 드라이브에 의한 엑스텐션(5)의 확산을 나타내는 그래프이다. 곡선(81, 82, 83)은 이 순서대로 열처리 온도가 높아지는 경우를 나타내고 있다. 열처리 온도가 높을수록, 불순물이 표면으로부터 깊게 확산하는 경향이 나타내어져 있다. 이 경향은, 열처리 시간이 길어진 경우에도 마찬가지로 관찰된다. 이것을 도 43을 따라 말하면, 엑스텐션(5)이 실리콘 기판(1)의 주요면에 수직인 두께 방향으로 확산하여, 그 두께 De가 두꺼워지게 된다.
또한 소스/드레인(9)의 드라이브에 의해, 쌍을 이루는 엑스텐션(5)의 상대하는 끝은 실리콘 기판(1)의 주요면에 평행한 방향으로 확대되고, 게이트 전극(3)과 엑스텐션(5)과의 오버랩량 Wo(도 43)가 증대한다. 이것은, 실효적 게이트 길이와 물리적 게이트와의 차를 넓힘에 따라, 미세한 게이트 길이를 갖는 MIS 트랜지스터의 설계, 제조에는 불리해지는 요인이다.
또한, 살리사이드 구조를 얻기 위한 열처리도 불순물 이온(10)의 주입보다도 나중에 행해지고, 이러한 제조 공정의 순서도, 한쌍의 엑스텐션(5) 사이의 거리 We를 단축하는 요인이 된다.
본 발명은 이상의 기술적 배경에 감안하여 이루어진 것으로, 소스/드레인의 드라이브나 살리사이드 구조를 얻기 위한 열처리의 영향에 따른 엑스텐션의 불필요한 확산을 방지함으로써, 소스/드레인의 확산과 엑스텐션의 확산을 독립하여 제어하고, 각각에 대해 최적의 구조를 얻을 수 있는, MIS 트랜지스터의 제조 방법을 제공하는 것을 목적으로 하고 있다.
또, 측벽을 통해 이온 주입을 행하는 기술이, 예를 들면 특개평6-333943호 공보, 특개평7-142726호 공보, 특개평10-200097호 공보에 개시되어 있다.
본 발명 중 청구항 1에 따른 것은, (a) 반도체 기판의 주요면 상에 설치된 게이트 절연막과, 상기 게이트 절연막을 통해 상기 반도체 기판 상에 설치된 게이트 전극을 형성하는 공정과, (b) 상기 게이트 전극 및 상기 게이트 절연막의 측면과, 상기 측면으로부터 상기 게이트 전극의 밖으로 제1 폭으로 넓어지는 제1 영역에서의 상기 주요면을 피복하는 제1 측벽을 형성하는 공정과, (c) 상기 제1 측벽 및 상기 게이트 전극을 마스크로 하여 상기 주요면에 대해 제1 불순물을 도입하여제1 불순물 영역을 형성하는 공정과, (d) 상기 공정(c)에서 얻어진 구조에 대해 열처리를 행하고, 상기 제1 불순물을 전기적으로 활성화하는 공정과, (e) 상기 측면으로부터 상기 게이트 전극의 밖으로 상기 제1 폭보다도 좁은 제2 폭으로 넓어지는 제2 영역에 있어서 상기 측면을 피복하는 부분을 남기면서, 상기 제1 측벽의 두께를 상기 게이트 전극의 두께보다도 감소시켜 제2 측벽을 얻는 공정과, (f) 상기 공정(d) 후, 상기 게이트 전극을 마스크로 하고, 또한 상기 제2 측벽을 통해 제2 불순물을 도입하여 상기 제1 불순물 영역보다도 불순물 농도가 낮은 제2 불순물 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이다.
본 발명 중 청구항 2에 따른 것은, 청구항 1에 기재된 반도체 장치의 제조 방법에 있어서, (g) 상기 게이트 전극의 측면으로부터 상기 제1 폭 이상으로 떨어진 상기 주요면에 있어서, 상기 반도체 기판의 두께를 증가시키는 공정을 더욱 구비한다.
본 발명 중 청구항 3에 따른 것은, 청구항 1에 기재된 반도체 장치의 제조 방법으로서, (g) 상기 게이트 전극의 측면으로부터 상기 제1 폭 이상으로 떨어진 상기 주요면에 있어서, 상기 반도체 기판이 살리사이드화되는 공정을 더욱 구비한다.
도 1은 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 2는 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 3은 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 4는 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 5는 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 6은 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 7은 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 8은 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 10은 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도도.
도 11은 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 12는 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 13은 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 14는 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 15는 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 16은 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 17은 본 발명의 제3 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 18은 본 발명의 제3 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 19는 본 발명의 제3 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 20은 본 발명의 제3 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 21은 본 발명의 제3 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 22는 본 발명의 제3 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도.
도 23은 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제1 실시예에 따라 공정순으로 나타내는 단면도.
도 24는 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제1 실시예에 따라 공정순으로 나타내는 단면도.
도 25는 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제1 실시예에 따라 공정순으로 나타내는 단면도.
도 26은 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제2 실시예에 따라 공정순으로 나타내는 단면도.
도 27은 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제2 실시예에 따라 공정순으로 나타내는 단면도.
도 28은 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제2 실시예에 따라 공정순으로 나타내는 단면도.
도 29는 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제3 실시예에 따라 공정순으로 나타내는 단면도.
도 30은 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제3 실시예에 따라 공정순으로 나타내는 단면도.
도 31은 본 발명의 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 제3 실시예에 따라 공정순으로 나타내는 단면도.
도 32는 본 발명의 제5 실시예에 따른 MIS 트랜지스터의 제조 방법을 제2 실시예에 따라 나타내는 단면도.
도 33은 본 발명의 제5 실시예에 따른 MIS 트랜지스터의 제조 방법을 제2 실시예에 따라 나타내는 단면도.
도 34는 본 발명의 제5 실시예에 따른 MIS 트랜지스터의 제조 방법을 제2 실시예에 따라 나타내는 단면도.
도 35는 본 발명의 제5 실시예에 따른 MIS 트랜지스터의 제조 방법을 제3 실시예에 따라 나타내는 단면도.
도 36은 본 발명의 제5 실시예에 따른 MIS 트랜지스터의 제조 방법을 제3 실시예에 따라 나타내는 단면도.
도 37은 본 발명의 제5 실시예에 따른 MIS 트랜지스터의 제조 방법을 제3 실시예에 따라 나타내는 단면도.
도 38은 본 발명의 제6 실시예에 따른 MIS 트랜지스터의 제조 방법을 제1 실시예에 따라 나타내는 단면도.
도 39는 본 발명의 제6 실시예에 따른 MIS 트랜지스터의 제조 방법을 제1 실시예에 따라 나타내는 단면도.
도 40은 종래의 기술을 공정순으로 나타내는 단면도.
도 41은 종래의 기술을 공정순으로 나타내는 단면도.
도 42는 종래의 기술을 공정순으로 나타내는 단면도.
도 43은 종래의 기술을 공정순으로 나타내는 단면도.
도 44는 종래의 기술을 공정순으로 나타내는 단면도.
도 45는 소스/드레인의 드라이브에 의한 엑스텐션의 확산을 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
3 : 게이트 전극
4 : 게이트 절연막
9, 91 : 소스/드레인
10 : 불순물 이온
13 : 코발트 실리사이드
16 : 실리콘 질화막
17 : 실리콘 산화막
18 : 엑스텐션
23, 24 : 에피택셜층
제1 실시예 :
도 1 내지 도 8은 본 발명의 제1 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도이다.
실리콘 기판(1)의 주요면 상에 선택적으로 실리콘 산화물(2)을 복수개 형성하고, 이들에 의해 활성 영역을 구획한다. 그리고 실리콘 기판(1)의 주요면에는, 웰, 채널 등의 이온 주입(도시하지 않음)을 행한다. 활성 영역에서의 실리콘 기판(1)의 주요면 상에는, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(4)과, 게이트 절연막(4)을 통해 실리콘 기판(1) 상에 설치된 폴리실리콘으로 이루어지는 게이트 전극(3)이 평면에서 봤을 때 상부에서 동형으로 형성된다. 이것은 공지된 포토리소그래피 기술과 드라이 에칭을 채용하여 실행할 수 있다.
다음에 게이트 전극(3) 및 게이트 절연막(4)의 측면과, 이 측면으로부터 게이트 전극(3)의 외측으로 제1 폭으로 넓어지는 제1 영역 R1에 있어서의 실리콘 기판(1)의 주요면을 피복하는 제1 측벽을 형성한다. 이 제1 측벽은 예를 들면, 실리콘 질화막 및 실리콘 산화막을 실리콘 기판(1)의 주요면 및 게이트 전극(3) 및 게이트 절연막(4)을 피복하여 이 순서대로 피착하고, 이들을 에치백함으로써, 형성할 수 있다. 즉 제1 측벽은 예를 들면 도 1에 도시된 바와 같이, 실리콘 질화막(16)과 실리콘 산화막(17)으로 구성된다. 그리고 실리콘 질화막(16)은 게이트 전극(3) 및 게이트 절연막(4)의 측면과, 제1 영역 R1에 있어서의 실리콘 기판(1)의 주요면을 피복하고, 실리콘 산화막(17)은 실리콘 질화막(16)을 통해 게이트 전극(3) 및 게이트 절연막(4)의 측면과, 제1 영역 R1에 있어서의 실리콘 기판(1)의 주요면에 대치하고 있다. 이러한 실리콘 질화막과 실리콘 산화막과의 2층으로 이루어지는 측벽은, 예를 들면 특개평10-200097호 공보에 개시되어 있다.
실리콘 질화막(16)은 예를 들면 CVD법이나 열 질화 등의 방법으로 1∼50㎚정도의 두께로 형성된다. 또한 실리콘 산화막(17)은 5∼100㎚ 정도의 두께로 형성된다. 실리콘 산화막(17)은 CVD나 열 산화 등의 방법으로 형성할 수 있다.
이어서 제1 측벽, 즉 실리콘 질화막(16) 및 실리콘 산화막(17)과, 게이트 전극(3)을 마스크로 하여, 실리콘 기판(1)의 주요면에 대해 불순물 이온(10)을, 예를 들면 이온 주입에 의해 도입한다. 이에 따라, 실리콘 질화막(16) 및 실리콘 산화막(17) 및 게이트 전극(3)의 하측에 존재하는 실리콘 기판(1)을 끼워 대치하는 한쌍의 소스/드레인(9)이 형성되어 도 2에 도시된 구조를 얻을 수 있다. 불순물 이온(10)의 도입에 있어서 마스크가 되는 제1 측벽 및 게이트 전극(3)은 두꺼우므로, 나중에 엑스텐션을 형성해야 할 영역에 도입되는 불순물을 매우 적게 하면서도, 실리콘 기판(1)에 대해 깊게 불순물 이온(10)을 도입할 수 있다. 즉, 소스/드레인(9)의 두께를 엑스텐션의 두께와는 별개로 제어하는 것이 용이하다.
그 후, 소스/드레인(9)의 드라이브를, 예를 들면 900∼1200℃에서 1∼60초 정도의 RTA에 의해 행한다. 이에 따라 소스/드레인(9)은 약간 게이트 전극(3)을 향해 확대될 수 있다(도 3).
다음에 버퍼·불산, 불산, 또는 드라이 에칭 등의 방법으로, 실리콘 질화막(16)을 잔류시키면서 실리콘 산화막(17)을 제거하여 도 4에 도시된 구조를 얻는다. 이에 따라 실리콘 질화막(16)이, 게이트 전극(3) 및 게이트 절연막(4)의 측면으로부터 그 외측으로 제1 폭보다도 좁은 제2 폭으로 넓어지는 제2 영역 R2에 있어서 이 측면을 피복하고, 게이트 전극(3)보다도 얇게 실리콘 기판(1)의 주요면 상에서 제1 영역 R1을 피복하는 제2 측벽으로서 잔류하게 된다.
이어서 제2 측벽인 실리콘 질화막(16)을 통해, 또한 게이트 전극(3)을 마스크로 하여, 예를 들면 이온 주입에 의해 불순물 이온(6)을 도입한다. 이 불순물 이온(6)의 도입에 의해 엑스텐션(18)이 형성되어 도 5에 도시된 구조를 얻을 수 있다. 도 6은 도 5의 부분 A를 확대한 단면도이다. 실리콘 질화막(16) 중, 제2 영역 R2 외에는 불순물 이온(6)의 도입에 대한 마스크로서의 두께가 얇아, 소스/드레인(9)이 형성된 위치와 마찬가지로, 실리콘 기판(1)의 주요면에 불순물 이온(6)이 도입된다. 따라서, 엑스텐션(18)을 포함하는 LDD 구조를 얻을 수 있다. 이 경우, 제2 영역 R2에서 실리콘 질화막(16)을 통과한 불순물 이온(6)은, 그 주입 에너지가 약해지므로, 실리콘 기판(1)과 만드는 접합의 위치가 얕고, 또한 접합에 있어서의 프로파일이 급경사인 엑스텐션(18)을 형성할 수 있다. 접합의 위치는 실리콘 질화막(16)의 두께를 제어하여 원하는 위치로 설정할 수 있다.
또한 실리콘 질화막(16) 중, 제2 영역 R2에서는 불순물 이온(6)의 도입에 대한 마스크로서의 두께가 두껍고, 게이트 전극(3)의 바로 아래와 마찬가지로 불순물 이온(6)은 실리콘 기판(1)의 주요면에는 도입되지 않는다. 혹은 적어도 불순물 이온(6)의 피크는 게이트 전극(3)의 바로 아래로부터 떨어져 있다. 따라서 엑스텐션(18)의 게이트 전극(3)의 하측으로의 진입은 경감된다.
이 후, 필요에 따라 엑스텐션(18)이 갖는 불순물을 전기적으로 활성화하기 위해서 열처리(이하 「에피택셜의 드라이브」라고 함)를 행한다. 열처리에는 RTA를 채용할 수 있는데, 그 조건은, 900∼1200℃, 1∼60초 정도이고, 소스/드레인(9)의 드라이브와 거의 같은 조건이 된다. 그러나 엑스텐션(18)이 갖는 불순물 농도는 소스/드레인(9)보다도 낮으므로, 일반적으로 엑스텐션(18)에 대한 드라이브는 소스/드레인(9)의 드라이브보다도 저온 또는 단시간으로 할 수 있다.
또, 불순물 이온(6)의 주입 후의 열처리 공정, 예를 들면 후술된 살리사이드화나 층간 절연막 형성에서의 열처리에 따라 엑스텐션(18)에 대한 드라이브를 겸해도 되고, 물론 그 경우에는 따로 엑스텐션(18)에 대한 드라이브는 생략할 수 있다.
이상과 같이 함으로써 얻어진 구조에 대해, 종래의 MIS 트랜지스터와 동일 프로세스를 실시할 수 있다. 도 5에 도시된 구조의 상면에 코발트를 피착하고, 질소나 아르곤 등의 불활성 가스 분위기 속에서의 열처리를 행하여 코발트와 실리콘을 반응시키고, 코발트 실리사이드(13)를 형성한다. 코발트와 실리콘이 접하고 있는 부분 외의 미반응의 코발트를 제거하여 도 7에 도시된 구조를 얻는다. 도 5에 있어서 노출하고 있는 게이트 전극인 폴리실리콘(3)이나 불순물 이온(6, 10)이 도입된 실리콘 기판(1)의 표면은 실리사이드화되고, 소위 살리사이드 구조를 얻을 수 있다. 이와 같이 하여 얻어진 MIS 트랜지스터에 대해, 필요에 따라 더욱 층간막, 배선 등을 설치하는 프로세스가 실시된다.
이상의 제조 방법에 있어서는, 소스/드레인(9)에 대한 드라이브 다음에 엑스텐션(18)을 위한 불순물 이온(6)의 주입이 행해진다. 따라서 엑스텐션(18)에 여분의 열처리가 걸리지 않아, 접합 깊이를 얕게 할 수 있다. 또, 엑스텐션(18)에 대한 드라이브, 혹은 살리사이드화시의 열처리에 의해 엑스텐션(18)은 어느 정도 넓어진다. 도 8은 도 7의 부분 B를 확대한 단면도이다. 살리사이드화시의 열처리에 따라 엑스텐션(18)은 오버랩량 Wo만큼 게이트 전극(3)의 하측으로 침투하는 경우가있다. 그러나, 상술된 바와 같이, 오버랩량 Wo는 소스/드레인(9)에 대한 드라이브의 영향을 받지 않으므로, 오버랩량 Wo를 불필요하게 크게 하는 일도 없다. 그리고 오버랩량 Wo는 소스/드레인(9)의 두께와는 별개로 제어할 수 있어, 엑스텐션(18)의 치수의 제어를 좋은 정밀도로 행할 수 있다.
또 미세한 MIS 트랜지스터에서는, 단채널 효과를 억제하기 위해, 채널과 동일 타입의 불순물을 엑스텐션(18)의 주변에 주입하는, 소위 포켓 주입을 행하는 경우가 있다. 본 발명에서는 이 포켓 주입은 제1 측벽을 형성하기 전, 불순물 이온(10)의 도입 전후, 불순물 이온(6)의 도입 전후의 어느 하나로 행해도 좋다.
또한 미세한 MIS 트랜지스터에서는 게이트 전극(3)을 구성하는 폴리실리콘내에 nMOS와 pMOS에서 다른 타입의 불순물을 도입하는, 소위 이중 게이트 구조가 채용되는 경우가 있다. 본 발명도 이중 게이트 구조에 적용 가능하다. 즉, 폴리실리콘을 에칭하여 게이트 전극(3)으로 정형하기 전에, 상기 폴리실리콘에 이온을 주입해 두어도 좋고, 불순물 이온(10)에 의해 게이트 전극(3)으로 이온을 주입해도 좋다. 폴리실리콘에 이온을 주입하고 나서 상기 폴리실리콘을 에칭하여 게이트 전극으로 정형하는 기술은, 예를 들면 특개평8-186257호 공보에 개시되어 있다.
또한 실리콘 질화막(16)을 실리콘 산화막/실리콘 질화막의 2층 구조로 해도 좋다. 이 경우, 실리콘 산화막측을 실리콘 기판(1)에 접촉시키는 것이 바람직하다. 실리콘 산화막이 실리콘 질화막보다도 응력이 적으므로, 보다 신뢰성이 높은 MIS 트랜지스터를 제조할 수 있다. 이러한 2층 구조에 있어서의 실리콘 산화막도, 실리콘 산화막(17)과 마찬가지로 CVD나 열 산화 등의 방법으로 형성할 수 있다.
또, 실리콘 질화막(16)을 게이트 전극(3)이나 게이트 절연막(4)의 열 질화에 의해 형성한 경우라도, 필요한 열처리가 엑스텐션(18)을 형성하는 공정보다도 전에 실행되므로, 본 실시예의 효과를 저해하지 않는다.
제2 실시예 :
예를 들면 특개소63-142677호 공보나, 특개평4-350942호 공보에는, 반도체 기판 상에 게이트 절연막을 형성한 후, 게이트 절연막 주위의 반도체 기판에 에피택셜 성장을 실시하여, 원래의 반도체 기판의 주요면보다도 높은 표면을 갖는 반도체층을 형성하는 기술이 개시되어 있다. 본 발명은 이와 같이 함으로써 제조되는, 소위 융기형 MIS 트랜지스터에 대해서도 적용할 수 있다.
도 9 내지 도 16은 본 발명의 제2 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도이다. 제1 실시예와 마찬가지로, 실리콘 기판(1)의 주요면 상에 실리콘 산화물(2)을 형성하여 활성 영역을 구획한다. 그리고 웰, 채널 등의 이온 주입(도시하지 않음)을 행한다. 그 후, 게이트 절연막(4)의 재료가 되는 실리콘 산화막(4a), 게이트 전극(3)의 재료가 되는 폴리실리콘막(3a)을 이 순서로 피착시킨다.
그 후, 폴리실리콘막(3a)에 대해 그 표면으로부터 불순물 이온(21)을 도입하고, 예를 들면 이온 주입한다(도 9). 불순물 이온(21)은, MIS 트랜지스터의 임계치의 적절한 설정을 위해, n형 트랜지스터의 게이트 전극이 되는 영역에는 n형 불순물이, p형 트랜지스터의 게이트가 되는 영역에는 p형의 불순물이, 각각 채용된다. 물론, 미리 불순물이 도입된 폴리실리콘막(3a)을 형성하면, 불순물 이온(21)의 이온 주입은 불필요하다.
이어서 폴리실리콘막(3a) 상에 CVD법 등에 따라 실리콘 산화막(22a)을 피착하여 도 10에 도시된 구조를 얻는다. 그리고 공지의 포토리소그래피 기술과 드라이 에칭을 채용하여, 실리콘 기판(1) 상에 게이트 절연막(4), 게이트 전극(3), 캡층(22)의 순서로 적층된 구조가, 평면에서 봤을 때 상부에서 동형으로 형성된다. 그 후, 실리콘 질화막과 실리콘 산화막을, 실리콘 기판(1)의 주요면 및 게이트 절연막(4), 게이트 전극(3), 캡층(22)으로 이루어지는 적층 구조를 피복하여 이 순서로 피착시킨다. 그리고 에치백을 행함에 따라 실리콘 질화막(16)과 실리콘 산화막(17)으로 이루어지는 제1 측벽을 형성한다(도 11). 단, 제1 측벽은 게이트 전극(3)뿐만 아니라, 캡층(22)의 측면도 피복하고 있다.
이어서 산화 실리콘에 대해 선택성을 갖는 조건으로 실리콘의 에피택셜 성장을 실시한다. 이에 따라, 실리콘 산화물(2), 실리콘 산화막(17), 캡층(22)에는 실리콘이 성장하지 않고, 제1 측벽 주위의 실리콘 기판(1)의 주요면에 에피택셜층(23)이 형성되고, 도 11에 도시된 구조를 얻을 수 있다. 에피택셜층(23)의 표면은 원래의 실리콘 기판(1)의 주요면보다도 높아진다.
실리콘의 에피택셜 성장은 CVD법이나 MBE 법으로 행한다. 산화 실리콘에 대한 선택성을 얻기 위해서는, 통상의 CVD법과는 달리, 진공 중 또는 수소 속에서 800∼1100℃라는 높은 온도로 표면 처리를 행하고, 에피택셜 성장 자체도 500∼900℃의 온도로 행한다. 그러나, 이 단계에서는 아직 엑스텐션도 소스/드레인도 형성하지 않으므로, 이러한 온도 상승이, 에피택셜이나 소스/드레인에 대한 드라이브로서 기능하게 되지는 않는다.
이어서 도 11에 도시된 구조에 대해 에피택셜층(23)의 표면측으로부터 불순물 이온(10)을 도입하고, 예를 들면 이온 주입한다. 이에 따라, 소스/드레인(91)이 에피택셜층(23)을 포함시킨 실리콘 기판(1)의 주요면 내에 형성되고, 도 12에 도시된 구조를 얻을 수 있다. 이 때, 캡층(22)이 게이트 전극(3)으로의 불순물 이온(10)의 도입을 억지하고, 캡층(22)에 불순물 이온(10)이 도입되어도 캡층(22)이 절연체이므로, MIS 트랜지스터의 임계치는 불순물 이온(21)에 의해 제어되고, 불순물 이온(10)의 영향을 받는 일은 없다. 이 후 소스/드레인(91)에 대한 드라이브를 행하여 소스/드레인(91)이 넓어진다(도 13). 이 드라이브의 조건은 소스/드레인(9)에 대한 드라이브와 마찬가지이다.
이어서 버퍼·불산, 불산, 또는 드라이 에칭 등의 방법으로 실리콘 질화막(16)을 제2 측벽으로서 잔류시키면서 실리콘 산화막(17)을 제거하여 도 14에 도시된 구조를 얻는다. 이 때, 캡층(22)도 제거된다.
이어서 제2 측벽인 실리콘 질화막(16)을 통해, 또한 게이트 전극(3)을 마스크로 하여, 예를 들면 이온 주입에 의해 불순물 이온(6)을 도입한다. 이 불순물 이온(6)의 도입에 의해 엑스텐션(18)이 형성되어 도 15에 도시된 구조를 얻을 수 있다. 따라서 제1 실시예와 마찬가지로 하여 엑스텐션(18)은, 그 게이트 전극(3)에 대한 오버랩량 Wo는 억제할 수 있고, 또한 실리콘 기판(1)과 이루는 접합을 얕게 할 수 있다.
그 후, 필요에 따라 엑스텐션(18)의 드라이브를 행한다. 그리고 도 15에 도시된 구조에 대해 살리사이드화를 실시하고, 코발트 실리사이드(13)를 형성하여 도 16에 도시된 구조를 얻을 수 있다. 물론, 제1 실시예에서 진술된 바와 같이, 살리사이드화시의 열처리가 엑스텐션(18)의 드라이브를 겸해도 좋다.
또, 에피택셜층(23)은 반드시 결정 실리콘일 필요는 없고, 비정질 실리콘 혹은 게르마늄이나, 실리콘과 게르마늄의 혼합물이라도 좋다. 또한 제1 실시예에서 상술된 바와 같이, 제2 측벽이 실리콘 산화막, 실리콘 질화막의 2층 구조라도 좋다.
제3 실시예
본 실시예에서도 융기형 MIS 트랜지스터에 대해 본 발명을 적용한 경우에 대해 설명한다. 단 제2 실시예와는 달리, 게이트 전극에 불순물을 도입하는 공정을, 소스/드레인을 형성하기 위한 불순물 이온의 도입으로 겸하는 경우를 설명한다.
도 17 내지 도 22는 본 발명의 제3 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도이다. 제1 실시예와 마찬가지로 하여 도 1에 도시된 구조를 얻는다. 제1 측벽을 형성하기 위한 실리콘 산화막의 에치백은, 게이트 전극(3)의 상면에 실리콘 산화막이 잔류하지 않도록 행해진다.
이어서 CVD법이나 MBE 법으로, 산화 실리콘에 대해 선택성을 갖는 조건으로 실리콘의 에피택셜 성장을 실시한다. 이에 따라, 실리콘 산화물(2), 실리콘 산화막(17)에는 실리콘이 성장하지 않고, 제1 측벽 주위의 실리콘 기판(1)의 주요면 및 게이트 전극(3) 상에, 각각 에피택셜층(23, 24)이 형성되고, 도 17에 도시된 구조를 얻을 수 있다. 에피택셜층(23)의 표면은 원래의 실리콘 기판(1)의 주요면보다도 높아진다.
도 17에 도시된 구조에 대해 불순물 이온(10)이 에피택셜층(23)의 표면측으로부터 도입, 예를 들면 이온 주입된다. 이에 따라, 소스/드레인(91)이 에피택셜층(23)을 포함시킨 실리콘 기판(1)의 주요면내에 형성되고, 도 18에 도시된 구조를 얻을 수 있다. 이 때, 에피택셜층(24)을 포함시킨 게이트 전극(3)에도, 소스/드레인(91)과 동일 도전형의 불순물이 도입되므로, 듀얼 게이트 구조의 MIS 트랜지스터를 제조하고, 그 임계치를 적절하게 설정하는데 적합하다.
그리고 소스/드레인(91)에 대한 드라이브를 행하고, 소스/드레인(91)이 넓어진다(도 19). 이어서 버퍼·불산, 불산, 또는 드라이 에칭 등의 방법으로 제2 측벽인 실리콘 질화막을 잔류시키면서, 실리콘 산화막(17)을 제거하고, 도 20에 도시된 구조를 얻는다.
또한 제2 측벽인 실리콘 질화막(16)을 통해, 또한 에피택셜층(24), 혹은 더욱 게이트 전극(3)을 마스크로 하여, 예를 들면 이온 주입에 의해 불순물 이온(6)을 도입한다. 이 불순물 이온(6)의 도입에 의해 엑스텐션(18)이 형성되어 도 21에 도시되는 구조를 얻을 수 있다. 따라서 제1 실시예와 마찬가지로 하여 엑스텐션(18)은, 그 게이트 전극(3)에 대한 오버랩량 Wo는 억제할 수 있고, 또한 실리콘 기판(1)으로 이루는 접합을 얕게 할 수 있다.
이 때에, 에피택셜층(24), 혹은 더욱 게이트 전극(3)에도 엑스텐션(18)과 동일한 도전형의 불순물이 도입되지만, 통상은 엑스텐션(18)의 도전형은 소스/드레인(91)과 동일한 도전형으로 설정되고, 또한 엑스텐션(18)을 위한 이온주입은, 소스/드레인(91)을 위한 이온 주입보다도 얕고, 또한 낮은 농도로 행해지므로, 제조되는 MIS 트랜지스터의 임계치의 설정에 큰 영향을 주는 일은 없다.
그 후, 필요에 따라 엑스텐션(18)의 드라이브를 행한다. 그리고 도 21에 도시된 구조에 대해 살리사이드화를 실시하고, 코발트 실리사이드(13)를 형성하여 도 22에 도시되는 구조를 얻을 수 있다. 물론, 제1 실시예에서 상술된 바와 같이, 살리사이드화시의 열처리가 엑스텐션(18)의 드라이브를 겸해도 된다.
제1 실시예, 제2 실시예 및 본 실시예에서는 게이트 전극(3)의 재료에 폴리실리콘을 이용한 경우에 대해 설명했지만, 메탈, 폴리실리콘과 메탈의 적층 구조를 채용할 수 있다. 물론, 본 실시예나 제1 실시예에 있어서, 불순물이 도입된 폴리실리콘을 게이트 전극(3)의 재료에 채용해도 지장이 없다.
제4 실시예:
제1 실시예 내지 제3 실시예에서는 살리사이드화는 엑스텐션(18)을 위한 불순물 이온(6)의 도입 후에 행하였다. 그러나, 살리사이드화의 열처리도 엑스텐션(18)에 영향을 주지 않도록 할 수 있다.
도 23 내지 도 25는 제1 실시예에 따라 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도이다. 도 3에 도시된 구조에 대해 살리사이드화를 행하여 도 23에 도시된 구조를 얻을 수 있다. 혹은 도 2에 도시된 구조에 대해 살리사이드화를 행하여, 그 열처리로 소스/드레인(9)에 대한 드라이브로 해도 좋다.
코발트 실리사이드(13)도 실리콘 질화막(16)과 마찬가지로, 버퍼·불산이나불산에 대한 에칭 내성을 갖는다. 따라서 도 23에 도시된 구조에 대해 이들 에칭율을 채용한 에칭을 실시함으로써, 제2 측벽인 실리콘 질화막(16)을 잔류시켜서 실리콘 산화막(17)을 제거하고, 도 24에 도시된 구조를 얻을 수 있다.
이 후, 도 24에 도시된 구조의 표면으로부터 불순물 이온(6)을 도입하고, 예를 들면 이온 주입하면, 실리콘 질화막(16)을 통해 실리콘 기판(1)의 주요면 상에 불순물 이온(6)이 도입되고, 엑스텐션(18)을 형성할 수 있다(도 25).
도 26 내지 도 28은 제2 실시예에 따라 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도이다. 도 13에 도시된 구조에 대해 살리사이드화를 행하여 도 26에 도시된 구조를 얻을 수 있다. 혹은 도 12에 도시된 구조에 대해 살리사이드화를 행하고, 그 열처리가 소스/드레인(91)에 대한 드라이브로 사용될 수도 있다.
그 후, 버퍼·불산이나 불산을 채용한 에칭에 의해, 제2 측벽인 실리콘 질화막(16)을 잔류시켜서 실리콘 산화막(17)을 제거하고, 도 27에 도시된 구조를 얻을 수 있다. 단 이 때, 캡층(22)도 제거된다.
이 후, 도 27에 도시된 구조의 표면으로부터 불순물 이온(6)을 도입, 예를 들면 이온 주입하면, 실리콘 질화막(16)을 통해 실리콘 기판(1)의 주요면 상에 불순물 이온(6)이 도입되고, 엑스텐션(18)을 형성할 수 있다(도 28). 이 때, 게이트 전극(3)에도, 엑스텐션(18)과 동일 도전형의 불순물을 도입할 수 있다.
도 29 내지 도 31은 제3 실시예에 따라 제4 실시예에 따른 MIS 트랜지스터의 제조 방법을 공정순으로 나타내는 단면도이다. 도 19에 도시된 구조에 대해 살리사이드화를 행하여 도 29에 도시된 구조를 얻을 수 있다. 혹은 도 18에 도시된 구조에 대해 살리사이드화를 행하여, 그 열처리가 소스/드레인(91)에 대한 드라이브로 사용될 수도 있다.
그 후, 버퍼·불산이나 불산을 채용한 에칭에 의해, 제2 측벽인 실리콘 질화막(16)을 잔류시켜서 실리콘 산화막(17)을 제거하고, 도 30에 도시된 구조를 얻을 수 있다.
이 후, 도 30에 도시된 구조의 표면으로부터 불순물 이온(6)을 도입하고, 예를 들면 이온 주입하면, 실리콘 질화막(16)을 통해 실리콘 기판(1)의 주요면 상에 불순물 이온(6)이 도입되고, 엑스텐션(18)을 형성할 수 있다(도 31). 이 때, 게이트 전극(3)에도, 엑스텐션(18)과 동일 도전형의 불순물이 도입되지만, 제3 실시예에서 상술된 바와 같이, 제조되는 MIS 트랜지스터의 임계치에 큰 영향을 주는 일은 없다.
물론, 본 실시예의 상기된 각 형태에서, 제2 측벽에 2층 구조를 채용하는 등, 이미 상술된 여러 변형이 가능하다.
제5 실시예:
제2 실시예 및 제3 실시예과 같이 융기형 MIS 트랜지스터를 제조하는 경우, 에피택셜층(23)의 형성은, 여러 단계에서 행할 수 있다.
도 32 내지 도 34는 제2 실시예를 따라 제5 실시예에 따른 MIS 트랜지스터의 제조 방법을 나타내는 단면도이다. 도 32는, 소스/드레인(91)을 위한 불순물 이온(10)을 도입하고 나서, 에피택셜 성장을 실시하여 에피택셜층(23)을 형성한 경우를 나타낸다. 또한 도 33은, 소스/드레인(91)을 위한 불순물 이온(10)을 도입하고, 또한 소스/드레인(91)에 대한 드라이브의 종료 후에, 에피택셜 성장을 실시하여 에피택셜층(23)을 형성한 경우를 나타낸다. 도 33에서는 도 32와 비교하여, 소스/드레인(91)이 드라이브에 의해 약간 넓어지고 있다. 또한 도 34는, 제1 측벽으로부터 실리콘 산화막(17)을 제거한 후에, 에피택셜 성장을 실시하여 에피택셜층(23)을 형성한 경우를 나타낸다.
도 35 내지 도 37은 제3 실시예에 따라 제5 실시예에 따른 MIS 트랜지스터의 제조 방법을 나타내는 단면도이다. 도 35는, 소스/드레인(91)을 위한 불순물 이온(10)을 도입하고 나서, 에피택셜 성장을 실시하여 에피택셜층(23, 24)을 형성한 경우를 나타낸다. 또한 도 36은, 소스/드레인(91)을 위한 불순물 이온(10)을 도입하고, 또한 소스/드레인(91)에 대한 드라이브의 종료 후에, 에피택셜 성장을 실시하여 에피택셜층(23, 24)을 형성한 경우를 나타낸다. 도 36에서는 도 35와 비교하여, 소스/드레인(91)이 드라이브에 의해 약간 넓어지고 있다. 또한 도 37은, 제1 측벽으로부터 실리콘 산화막(17)을 제거한 후에, 에피택셜 성장을 실시하여 에피택셜층(23, 24)을 형성한 경우를 나타낸다.
도 32 내지 도 37에 도시된 모든 경우에도, 에피택셜 성장은 엑스텐션(18)의 형성보다도 전에 실행되므로, 에피택셜 성장에 있어서의 열처리가 엑스텐션(18)의 확대를 초래하지 않는다.
물론, 본 실시예의 상기된 각 형태에 있어서, 제2 측벽에 2층 구조를 채용하는 등, 이미 상술된 여러 변형이 가능하다.
제6 실시예:
상기된 어느 실시예에 대해서도, 불순물 이온(6)의 도입에 경사 입사의 이온 주입을 채용할 수 있다.
도 38은 제1 실시예을 따라 제6 실시예에 따른 MIS 트랜지스터의 제조 방법을 나타내는 단면도이다. 도 5에서 도시된 불순물 이온(6)의 이온 주입은, 도 38에서는 실리콘 기판(1)의 주요면의 법선 방향에 대해 비스듬히 실행되어 있다.
도 39는 도 38의 부분 C를 확대하여 도시된 단면도이다. 엑스텐션(18)의 단부가 제2 영역 R2 내로 오버랩량 W1로 진입하고 있다. 이와 같이, 엑스텐션(18)의 단부의 위치를, 제2 영역 R2가 갖는 제2 폭 뿐만 아니라, 상기 이온 주입의 각도에 따라서도 제어할 수 있다. 따라서 특히 제2 측벽인 실리콘 질화막(16)의 두께가 두껍고, 또한 엑스텐션(18)에 대한 드라이브가 행해지지 않은 경우에 본 실시예는 적합하다.
본 발명 중 청구항 1에 따른 반도체 장치의 제조 방법에 따르면, 제1 영역에서는 제1 측벽에 의해 방해되어, 제1 불순물은 주요면에 도입되지 않는다. 그러나, 제2 측벽은 제2 영역외에 제1 측벽보다도 얇아지므로, 제2 영역 외에는 주요면에 제2 불순물이 도입된다. 그리고 제1 불순물 영역보다도 제2 불순물 영역이 불순물 농도가 낮으므로, 소위 LDD 구조를 실현할 수 있다. 그리고 공정(d)이 공정(f)에 선행하므로, 공정(f)은 공정(d)에 의한 열처리의 영향을 받지 않는다. 따라서 제1 불순물 영역의 형상 제어는 독립하여, 제2 불순물 영역의 치수의 제어를 좋은 정밀도로 행할 수 있다. 또한, 제2 영역에서는 제2 측벽에 의해 제2 불순물은 주요면에 도입되지 않는다. 따라서, 제2 불순물 영역의 게이트 전극의 하측으로의 진입을 경감시킬 수 있다.
본 발명 중 청구항 2에 따른 반도체 장치의 제조 방법에 따르면, 소위 융기형의 반도체 장치를 제조할 수 있다.
본 발명 중 청구항 3에 따른 반도체 장치의 제조 방법에 따르면, 소스·드레인을 살리사이드화할 수 있다.

Claims (3)

  1. (a) 반도체 기판의 주요면 상에 설치된 게이트 절연막과, 상기 게이트 절연막을 통해 상기 반도체 기판 상에 설치된 게이트 전극을 형성하는 공정과,
    (b) 상기 게이트 전극 및 상기 게이트 절연막의 측면과, 상기 측면으로부터 상기 게이트 전극 밖으로 제1 폭으로 넓어지는 제1 영역에 있어서의 상기 주요면을 피복하는 제1 측벽을 형성하는 공정과,
    (c) 상기 제1 측벽 및 상기 게이트 전극을 마스크로 하여 상기 주요면에 대해 제1 불순물을 도입하여 제1 불순물 영역을 형성하는 공정과,
    (d) 상기 공정(c)에서 얻을 수 있는 구조에 대해 열처리를 행하고, 상기 제1 불순물을 전기적으로 활성화하는 공정과,
    (e) 상기 측면으로부터 상기 게이트 전극의 밖으로 상기 제1 폭보다도 좁은 제2 폭으로 넓어지는 제2 영역에 있어서 상기 측면을 피복하는 부분을 남기면서, 상기 제1 측벽의 두께를 상기 게이트 전극의 두께보다도 감소시켜 제2 측벽을 얻는 공정과,
    (f) 상기 공정(d) 후, 상기 게이트 전극을 마스크로 하고, 또한 상기 제2 측벽을 통해 제2 불순물을 도입하여 상기 제1 불순물 영역보다도 불순물 농도가 낮은 제2 불순물 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    (g) 상기 게이트 전극의 측면으로부터 상기 제1 폭 이상으로 떨어진 상기 주요면에 있어서, 상기 반도체 기판의 두께를 중가시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    (g) 상기 게이트 전극의 측면으로부터 상기 제1 폭 이상으로 떨어진 상기 주요면에 있어서, 상기 반도체 기판이 살리사이드화되는 공정을
    더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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