JPH0974196A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0974196A JPH0974196A JP7255592A JP25559295A JPH0974196A JP H0974196 A JPH0974196 A JP H0974196A JP 7255592 A JP7255592 A JP 7255592A JP 25559295 A JP25559295 A JP 25559295A JP H0974196 A JPH0974196 A JP H0974196A
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Abstract
(57)【要約】
【課題】 ホットキャリア劣化抑制が可能であり、さら
に不純物濃度プロファイルが改善可能な、ＬＤＤ構造を
有するＭＯＳ半導体装置の製造方法を提供する。 【解決手段】 シリコン基板１表面へのゲート電極３及
びゲート側壁酸化膜の形成後に、ゲート側壁酸化膜をマ
スクとしてソース／ドレイン高濃度不純物層５形成のた
めの不純物注入を行い、その後、ゲート側壁酸化膜を除
去し、さらにシリコン基板１表面を再酸化して酸化膜６
を形成させ、ついでゲート電極３をマスクとして低濃度
不純物層７（ＬＤＤ）形成のための不純物注入を行う。
に不純物濃度プロファイルが改善可能な、ＬＤＤ構造を
有するＭＯＳ半導体装置の製造方法を提供する。 【解決手段】 シリコン基板１表面へのゲート電極３及
びゲート側壁酸化膜の形成後に、ゲート側壁酸化膜をマ
スクとしてソース／ドレイン高濃度不純物層５形成のた
めの不純物注入を行い、その後、ゲート側壁酸化膜を除
去し、さらにシリコン基板１表面を再酸化して酸化膜６
を形成させ、ついでゲート電極３をマスクとして低濃度
不純物層７（ＬＤＤ）形成のための不純物注入を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造方法に関するものであり、特にＣＭＯＳトランジス
タ構造とその製造方法に関するものである。
製造方法に関するものであり、特にＣＭＯＳトランジス
タ構造とその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳ型の電界効果型半導体で
は、ドレインとチャネルの境界の不純物の濃度分布が急
峻であると、電界強度が高くなり、この電界によりホッ
トキャリアが発生し、このホットキャリアがＭＯＳ型半
導体のしきい値電圧やトランスコンダクタンスの劣化を
惹起せしめるという問題がある。このため、ソース／ド
レイン近傍のｎ型不純物濃度を低くして濃度分布変化を
緩やかにし、ホットキャリアによる劣化を抑制するため
低濃度不純物層（ＬＤＤ層）を有する構造のＭＯＳ半導
体装置が利用されるに至っている。
は、ドレインとチャネルの境界の不純物の濃度分布が急
峻であると、電界強度が高くなり、この電界によりホッ
トキャリアが発生し、このホットキャリアがＭＯＳ型半
導体のしきい値電圧やトランスコンダクタンスの劣化を
惹起せしめるという問題がある。このため、ソース／ド
レイン近傍のｎ型不純物濃度を低くして濃度分布変化を
緩やかにし、ホットキャリアによる劣化を抑制するため
低濃度不純物層（ＬＤＤ層）を有する構造のＭＯＳ半導
体装置が利用されるに至っている。
【０００３】このような、低濃度不純物層（ＬＤＤ層）
を有するＬＤＤ構造のＭＯＳ半導体装置の製造方法とし
て、特開平３―２７０１３７号公報では、ゲート電極及
びゲート側壁膜形成後に、ゲート側壁膜をマスクとして
ソース／ドレイン高濃度不純物層形成のための不純物注
入を行い、その後、ゲート側壁膜を除去後、ゲート電極
をマスクとして低濃度不純物層（ＬＤＤ層）形成のため
の不純物注入を行う方法が開示されている。
を有するＬＤＤ構造のＭＯＳ半導体装置の製造方法とし
て、特開平３―２７０１３７号公報では、ゲート電極及
びゲート側壁膜形成後に、ゲート側壁膜をマスクとして
ソース／ドレイン高濃度不純物層形成のための不純物注
入を行い、その後、ゲート側壁膜を除去後、ゲート電極
をマスクとして低濃度不純物層（ＬＤＤ層）形成のため
の不純物注入を行う方法が開示されている。
【０００４】この方法では、ソース／ドレイン高濃度不
純物層の熱処理を摂氏９００度以上で行い、低濃度不純
物層の熱処理を摂氏８５０度以下で行うことにより、低
濃度不純物層の不純物拡散を抑制するものである。
純物層の熱処理を摂氏９００度以上で行い、低濃度不純
物層の熱処理を摂氏８５０度以下で行うことにより、低
濃度不純物層の不純物拡散を抑制するものである。
【０００５】また、特開平３―２０４９４０号公報で開
示されている方法は、チャネルドープ不純物の注入をゲ
ート電極またはゲート側壁酸化膜をマスクとして斜め注
入法により形成するものであり、ソース／ドレイン近傍
のみ不純物濃度を高くすることで、しきい値電圧を高く
することなく短チャネル効果を抑制しようとするもので
ある。
示されている方法は、チャネルドープ不純物の注入をゲ
ート電極またはゲート側壁酸化膜をマスクとして斜め注
入法により形成するものであり、ソース／ドレイン近傍
のみ不純物濃度を高くすることで、しきい値電圧を高く
することなく短チャネル効果を抑制しようとするもので
ある。
【０００６】
【発明が解決しようとする課題】ところで前記の特開平
３―２７０１３７号公報による方法においては、図６に
示されるように、表面にゲート酸化膜５２を形成したｎ
型半導体基板５１上にゲート電極５３とゲート側壁膜５
４が形成され、マスクとなった状態で高濃度イオン注入
がなされ、ｎ型半導体基板５１内に高濃度ボロン層が生
成される。この後、ゲート側壁膜５４が除去されて図７
に示される状態となるが、このゲート側壁膜５４除去の
際に、ゲート側壁膜５４直下のゲート酸化膜５２Ａのエ
ッチング量を極力小さくすることによって、ゲート酸化
膜５２Ａの厚み減少を抑制している。
３―２７０１３７号公報による方法においては、図６に
示されるように、表面にゲート酸化膜５２を形成したｎ
型半導体基板５１上にゲート電極５３とゲート側壁膜５
４が形成され、マスクとなった状態で高濃度イオン注入
がなされ、ｎ型半導体基板５１内に高濃度ボロン層が生
成される。この後、ゲート側壁膜５４が除去されて図７
に示される状態となるが、このゲート側壁膜５４除去の
際に、ゲート側壁膜５４直下のゲート酸化膜５２Ａのエ
ッチング量を極力小さくすることによって、ゲート酸化
膜５２Ａの厚み減少を抑制している。
【０００７】しかしながら、ゲート側壁膜５４が酸化膜
以外の場合には上記方法が可能であるが、ゲート側壁膜
５４が酸化膜の場合には、ゲート酸化膜５２Ａを均一に
残すことは非常な困難が伴う。即ち、ゲート側壁酸化膜
５４をエッチングにより除去する場合には、下地のゲー
ト酸化膜５２Ａもエッチングされ、その結果シリコン基
板５１表面が粗されるおそれがある。
以外の場合には上記方法が可能であるが、ゲート側壁膜
５４が酸化膜の場合には、ゲート酸化膜５２Ａを均一に
残すことは非常な困難が伴う。即ち、ゲート側壁酸化膜
５４をエッチングにより除去する場合には、下地のゲー
ト酸化膜５２Ａもエッチングされ、その結果シリコン基
板５１表面が粗されるおそれがある。
【０００８】本発明は、このようなエッチング時に生成
されたダメージ層及び、不純物注入プロセスで生成され
たダメージ層を除去でき、オフ状態における界面準位誘
起のドレインリーク電流抑制及びホットキャリア劣化抑
制が可能な半導体装置の製造方法の提供を目的とする。
されたダメージ層及び、不純物注入プロセスで生成され
たダメージ層を除去でき、オフ状態における界面準位誘
起のドレインリーク電流抑制及びホットキャリア劣化抑
制が可能な半導体装置の製造方法の提供を目的とする。
【０００９】さらに、特開平３―２０４９４０号公報に
よる方法においては、チャネルドープ不純物の注入をゲ
ート電極またはゲート側壁酸化膜をマスクとして斜め注
入法により形成するため、チャネル領域の横方向不純物
濃度分布を自由に変更できるものの、高濃度不純物層の
熱処理前に注入するため、高温を必要とする高濃度不純
物層の熱処理によって不純物が拡散し、このため急峻な
濃度プロファイルを形成することができない。本発明
は、このようなチャネル領域の不純物濃度プロファイル
が改善可能な半導体装置の製造方法の提供を目的とす
る。
よる方法においては、チャネルドープ不純物の注入をゲ
ート電極またはゲート側壁酸化膜をマスクとして斜め注
入法により形成するため、チャネル領域の横方向不純物
濃度分布を自由に変更できるものの、高濃度不純物層の
熱処理前に注入するため、高温を必要とする高濃度不純
物層の熱処理によって不純物が拡散し、このため急峻な
濃度プロファイルを形成することができない。本発明
は、このようなチャネル領域の不純物濃度プロファイル
が改善可能な半導体装置の製造方法の提供を目的とす
る。
【００１０】
【課題を解決するための手段】前記目的を実現するため
本発明に係る半導体装置の製造方法は、シリコン基板表
面へのゲート電極及びゲート側壁酸化膜の形成後に、ゲ
ート側壁酸化膜をマスクとしてソース／ドレイン高濃度
不純物層形成のための不純物注入を行い、その後、前記
ゲート側壁酸化膜を除去し、さらにゲート電極をマスク
として低濃度不純物層（ＬＤＤ）形成のための不純物注
入を行う、ＬＤＤ構造を有するＭＯＳ半導体装置の製造
方法において、前記ゲート側壁酸化膜の除去後に、前記
シリコン基板表面を酸化することを特徴とする。
本発明に係る半導体装置の製造方法は、シリコン基板表
面へのゲート電極及びゲート側壁酸化膜の形成後に、ゲ
ート側壁酸化膜をマスクとしてソース／ドレイン高濃度
不純物層形成のための不純物注入を行い、その後、前記
ゲート側壁酸化膜を除去し、さらにゲート電極をマスク
として低濃度不純物層（ＬＤＤ）形成のための不純物注
入を行う、ＬＤＤ構造を有するＭＯＳ半導体装置の製造
方法において、前記ゲート側壁酸化膜の除去後に、前記
シリコン基板表面を酸化することを特徴とする。
【００１１】あるいは、本発明に係る半導体装置の製造
方法は、前記の半導体装置において、前記ゲート側壁酸
化膜の除去後に前記ソース／ドレイン高濃度層の不純物
を活性化するための熱処理を窒素雰囲気中摂氏８００度
乃至摂氏８５０度で行い、その後、前記シリコン基板表
面を酸化することを特徴とする。
方法は、前記の半導体装置において、前記ゲート側壁酸
化膜の除去後に前記ソース／ドレイン高濃度層の不純物
を活性化するための熱処理を窒素雰囲気中摂氏８００度
乃至摂氏８５０度で行い、その後、前記シリコン基板表
面を酸化することを特徴とする。
【００１２】さらに、本発明に係る半導体装置の製造方
法は、前記の半導体装置において、前記ソース／ドレイ
ン高濃度不純物層表面に形成する酸化膜厚を１０ｎｍ乃
至３０ｎｍとすることを特徴とする。
法は、前記の半導体装置において、前記ソース／ドレイ
ン高濃度不純物層表面に形成する酸化膜厚を１０ｎｍ乃
至３０ｎｍとすることを特徴とする。
【００１３】また、本発明に係る半導体装置の製造方法
は、前記の半導体装置において、前記ソース／ドレイン
高濃度不純物層表面に前記酸化膜を形成後、注入角度４
５度乃至６０度の回転斜め注入によりチャネルドープ注
入を行うことを特徴とする。
は、前記の半導体装置において、前記ソース／ドレイン
高濃度不純物層表面に前記酸化膜を形成後、注入角度４
５度乃至６０度の回転斜め注入によりチャネルドープ注
入を行うことを特徴とする。
【００１４】あるいは、本発明に係る半導体装置の製造
方法は、前記の半導体装置において、前記チャネルドー
プ注入後に不純物を活性化するための熱処理を窒素雰囲
気中摂氏８００度以下で行うことを特徴とする。
方法は、前記の半導体装置において、前記チャネルドー
プ注入後に不純物を活性化するための熱処理を窒素雰囲
気中摂氏８００度以下で行うことを特徴とする。
【００１５】あるいは、本発明に係る半導体装置の製造
方法は、前記の半導体装置において、前記ソース／ドレ
イン高濃度不純物層表面に前記酸化膜を形成後、注入角
度７度乃至４５度の回転斜め注入によりソース／ドレイ
ン低濃度不純物層形成のための注入を行うことによって
も実現される。
方法は、前記の半導体装置において、前記ソース／ドレ
イン高濃度不純物層表面に前記酸化膜を形成後、注入角
度７度乃至４５度の回転斜め注入によりソース／ドレイ
ン低濃度不純物層形成のための注入を行うことによって
も実現される。
【００１６】さらに、本発明に係る半導体装置の製造方
法は、前記の半導体装置において、前記ソース／ドレイ
ン低濃度不純物層形成のための注入後に不純物を活性化
するための熱処理を窒素雰囲気中摂氏８００度以下で行
うことによっても実現される。
法は、前記の半導体装置において、前記ソース／ドレイ
ン低濃度不純物層形成のための注入後に不純物を活性化
するための熱処理を窒素雰囲気中摂氏８００度以下で行
うことによっても実現される。
【００１７】本発明に係る半導体装置の製造方法によれ
ば、高濃度不純物層の注入とゲート側壁酸化膜のエッチ
ング除去を施した後にシリコン基板表面が酸化されるも
のであるから、エッチングダメージ層及び不純物注入ダ
メージ層が効果的に除去される。また、高温を必要とす
る高濃度不純物層の熱処理後にチャネル領域の不純物注
入を行うものであるから、チャネル領域の不純物プロフ
ァイルを急峻に形成できる。
ば、高濃度不純物層の注入とゲート側壁酸化膜のエッチ
ング除去を施した後にシリコン基板表面が酸化されるも
のであるから、エッチングダメージ層及び不純物注入ダ
メージ層が効果的に除去される。また、高温を必要とす
る高濃度不純物層の熱処理後にチャネル領域の不純物注
入を行うものであるから、チャネル領域の不純物プロフ
ァイルを急峻に形成できる。
【００１８】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施の一形態を添付図面に基づいて説明す
る。図１乃至図５は、本発明に係る半導体装置の製造方
法をＮＭＯＳ型に適用した際の工程を、順次、模式的に
示す断面図である。
製造方法の実施の一形態を添付図面に基づいて説明す
る。図１乃至図５は、本発明に係る半導体装置の製造方
法をＮＭＯＳ型に適用した際の工程を、順次、模式的に
示す断面図である。
【００１９】図１に示されるように先ず、Ｐ型シリコン
基板１（またはＰウエル）上にゲート酸化膜２を形成
後、Ｎ型不純物を含んだポリシリコンを成膜し、続いて
フォトリソグラフィ及びエッチングによりポリシリコン
ゲート電極３を形成し、その後、ＣＶＤ処理によりＳｉ
Ｏ2 を１５０ｎｍ成膜し、これにエッチングを施してゲ
ート側壁酸化膜４を形成する。次にゲート側壁酸化膜４
をマスクとして、ソース／ドレイン高濃度層５（ｎ
+層）形成のため、ヒ素Ａｓを注入エネルギー（加速電
圧）５０ｋｅＶで、ドーズ量４ｘ１０15／ｃｍ2 だけ注
入する。
基板１（またはＰウエル）上にゲート酸化膜２を形成
後、Ｎ型不純物を含んだポリシリコンを成膜し、続いて
フォトリソグラフィ及びエッチングによりポリシリコン
ゲート電極３を形成し、その後、ＣＶＤ処理によりＳｉ
Ｏ2 を１５０ｎｍ成膜し、これにエッチングを施してゲ
ート側壁酸化膜４を形成する。次にゲート側壁酸化膜４
をマスクとして、ソース／ドレイン高濃度層５（ｎ
+層）形成のため、ヒ素Ａｓを注入エネルギー（加速電
圧）５０ｋｅＶで、ドーズ量４ｘ１０15／ｃｍ2 だけ注
入する。
【００２０】このようにしてソース／ドレイン高濃度層
５（ｎ+ 層）が形成されると、ついで図２に示されるよ
うに、ゲート側壁酸化膜４をドライエッチングにより除
去する。ここでゲート側壁酸化膜４のエッチングは、Ｓ
ｉＯ2 とＳｉエッチングの選択比が大きい条件で行う
が、エッチングの最終段階ではゲート電極３下のゲート
酸化膜２のエッチング量を小さくするため、異方性エッ
チングを行うことが好ましい。この場合、ＳｉＯ2 とＳ
ｉのエッチングの選択比は小さくなるため、エッチング
終了時にはＳｉ基板１の表面もエッチングされる。
５（ｎ+ 層）が形成されると、ついで図２に示されるよ
うに、ゲート側壁酸化膜４をドライエッチングにより除
去する。ここでゲート側壁酸化膜４のエッチングは、Ｓ
ｉＯ2 とＳｉエッチングの選択比が大きい条件で行う
が、エッチングの最終段階ではゲート電極３下のゲート
酸化膜２のエッチング量を小さくするため、異方性エッ
チングを行うことが好ましい。この場合、ＳｉＯ2 とＳ
ｉのエッチングの選択比は小さくなるため、エッチング
終了時にはＳｉ基板１の表面もエッチングされる。
【００２１】ゲート側壁酸化膜４除去後、注入したヒ素
Ａｓの活性化のため、窒素雰囲気中摂氏８５０度、６０
分の熱処理を行う。この熱処理によって、注入時に発生
した結晶欠陥は回復するが、Ｓｉ基板１の最表面の欠陥
は、完全に除去できない。これらエッチング及び注入に
より発生したＳｉ基板１の最表面のダメージ層は、界面
準位を形成し、ゲート電圧０Ｖ時のオフ状態でのドレイ
ンリーク電流増大や、ホットキャリア劣化を増大させる
ので好ましくない。
Ａｓの活性化のため、窒素雰囲気中摂氏８５０度、６０
分の熱処理を行う。この熱処理によって、注入時に発生
した結晶欠陥は回復するが、Ｓｉ基板１の最表面の欠陥
は、完全に除去できない。これらエッチング及び注入に
より発生したＳｉ基板１の最表面のダメージ層は、界面
準位を形成し、ゲート電圧０Ｖ時のオフ状態でのドレイ
ンリーク電流増大や、ホットキャリア劣化を増大させる
ので好ましくない。
【００２２】そこで、これらの欠陥を除去するため、図
３に示されるように、Ｓｉ基板１を熱酸化し、酸化膜６
を略２０ｎｍ形成する。このとき同時にゲート電極３上
にも酸化膜６が形成される。次に図４に示されるよう
に、ゲート電極３をマスクとして、短チャネル効果抑制
のための不純物ホウ素Ｂを、注入角度４５度、注入エネ
ルギー２０ｋｅＶ、ドース量５ｘ１０12／ｃｍ2 の条件
で注入する。続いてソース／ドレイン低濃度層７（ＬＤ
Ｄ層）を形成するため、リンＰを注入角度７度、注入エ
ネルギー１０ｋｅｖ、ドーズ量２ｘ１０13／ｃｍ2 の条
件で注入する。
３に示されるように、Ｓｉ基板１を熱酸化し、酸化膜６
を略２０ｎｍ形成する。このとき同時にゲート電極３上
にも酸化膜６が形成される。次に図４に示されるよう
に、ゲート電極３をマスクとして、短チャネル効果抑制
のための不純物ホウ素Ｂを、注入角度４５度、注入エネ
ルギー２０ｋｅＶ、ドース量５ｘ１０12／ｃｍ2 の条件
で注入する。続いてソース／ドレイン低濃度層７（ＬＤ
Ｄ層）を形成するため、リンＰを注入角度７度、注入エ
ネルギー１０ｋｅｖ、ドーズ量２ｘ１０13／ｃｍ2 の条
件で注入する。
【００２３】最後に、図５に示されるように、窒素雰囲
気中摂氏８００度、３０分の熱処理により不純物を活性
化する。上記方法により製造したＮＭＯＳのトランジス
タ特性によれば、界面準位誘起のオフリーク電流がな
く、またホットキャリア劣化も効果的に抑制されること
が明らかになった。
気中摂氏８００度、３０分の熱処理により不純物を活性
化する。上記方法により製造したＮＭＯＳのトランジス
タ特性によれば、界面準位誘起のオフリーク電流がな
く、またホットキャリア劣化も効果的に抑制されること
が明らかになった。
【００２４】
【発明の効果】以上説明した様に、本発明に係る半導体
装置の製造方法は、請求項１については、高濃度不純物
層の注入とゲート側壁酸化膜のエッチング除去後に、シ
リコン基板表面を酸化するため、不純物注入ダメージ層
及びエッチングダメージ層の除去が可能となる。その結
果オフ状態における界面準位誘起のドレインリーク電流
が抑制でき、またホットキャリア劣化を抑制可能にな
る。
装置の製造方法は、請求項１については、高濃度不純物
層の注入とゲート側壁酸化膜のエッチング除去後に、シ
リコン基板表面を酸化するため、不純物注入ダメージ層
及びエッチングダメージ層の除去が可能となる。その結
果オフ状態における界面準位誘起のドレインリーク電流
が抑制でき、またホットキャリア劣化を抑制可能にな
る。
【００２５】また請求項２については、ソース／ドレイ
ン高濃度層の不純物を活性化するための熱処理を、窒素
雰囲気中摂氏８００度乃至摂氏８５０度で行うため、ウ
エル形成のために注入された不純物濃度分布を大きく変
えることなく、ソース／ドレイン高濃度層の不純物注入
による欠陥を回復させることが可能となる。さらに、ソ
ース／ドレイン高濃度層の不純物を活性化した後でシリ
コン基板表面を酸化するため、酸化による欠陥が発生し
にくいという効果がある。
ン高濃度層の不純物を活性化するための熱処理を、窒素
雰囲気中摂氏８００度乃至摂氏８５０度で行うため、ウ
エル形成のために注入された不純物濃度分布を大きく変
えることなく、ソース／ドレイン高濃度層の不純物注入
による欠陥を回復させることが可能となる。さらに、ソ
ース／ドレイン高濃度層の不純物を活性化した後でシリ
コン基板表面を酸化するため、酸化による欠陥が発生し
にくいという効果がある。
【００２６】請求項３については、ソース／ドレイン高
濃度不純物層表面に形成する酸化膜厚を１０ｎｍ乃至３
０ｎｍとすることにより、発生したダメージ層を除去す
ることができる。
濃度不純物層表面に形成する酸化膜厚を１０ｎｍ乃至３
０ｎｍとすることにより、発生したダメージ層を除去す
ることができる。
【００２７】また請求項４及び請求項５については、ソ
ース／ドレイン高濃度層の不純物を活性化するための熱
処理、そしてソース／ドレイン高濃度不純物層表面に酸
化膜を形成後、注入角度４５乃至６０度の回転斜め注入
によりチャネルドープ注入を行い、その後の不純物の活
性化を窒素雰囲気中摂氏８００度以下で行うため、しき
い値電圧を制御するための不純物濃度分布をチャネル方
向に急峻に形成することが可能になる。その結果、ソー
ス／ドレイン近傍のみ基板不純物濃度を高くすることが
可能となり、しきい値電圧を高くすることなく短チャネ
ル効果を抑制できる。
ース／ドレイン高濃度層の不純物を活性化するための熱
処理、そしてソース／ドレイン高濃度不純物層表面に酸
化膜を形成後、注入角度４５乃至６０度の回転斜め注入
によりチャネルドープ注入を行い、その後の不純物の活
性化を窒素雰囲気中摂氏８００度以下で行うため、しき
い値電圧を制御するための不純物濃度分布をチャネル方
向に急峻に形成することが可能になる。その結果、ソー
ス／ドレイン近傍のみ基板不純物濃度を高くすることが
可能となり、しきい値電圧を高くすることなく短チャネ
ル効果を抑制できる。
【００２８】請求項６及び請求項７については、ソース
／ドレイン高濃度層の不純物を活性化するための熱処
理、そしてソース／ドレイン高濃度不純物層表面に酸化
膜を形成後、注入角度７度乃至４５度の回転斜め注入に
よりソース／ドレイン低濃度不純物層形成のための注入
を行い、その後の不純物の活性化を窒素雰囲気中摂氏８
００度以下で行うため、ソース／ドレイン低濃度不純物
層（ＬＤＤ層）の不純物拡散が小さく、よってチャネル
内側への入り込みが少なくなる。その結果、実行チャネ
ル長が長くなり、短チャネル効果を起こしにくいトラン
ジスタを製造することができる。
／ドレイン高濃度層の不純物を活性化するための熱処
理、そしてソース／ドレイン高濃度不純物層表面に酸化
膜を形成後、注入角度７度乃至４５度の回転斜め注入に
よりソース／ドレイン低濃度不純物層形成のための注入
を行い、その後の不純物の活性化を窒素雰囲気中摂氏８
００度以下で行うため、ソース／ドレイン低濃度不純物
層（ＬＤＤ層）の不純物拡散が小さく、よってチャネル
内側への入り込みが少なくなる。その結果、実行チャネ
ル長が長くなり、短チャネル効果を起こしにくいトラン
ジスタを製造することができる。
【図１】本発明に係る半導体装置の製造方法の一実施形
態の工程を説明する模式断面図である。
態の工程を説明する模式断面図である。
【図２】図１に続く工程を説明する模式断面図である。
【図３】図２に続く工程を説明する模式断面図である。
【図４】図３に続く工程を説明する模式断面図である。
【図５】図４に続く工程を説明する模式断面図である。
【図６】従来の半導体装置の製造方法の工程の一部分を
説明する模式断面図である。
説明する模式断面図である。
【図７】図６に続く工程を説明する模式断面図である。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ ゲート側壁酸化膜 ５ ソース／ドレイン高濃度層（ｎ+ 層） ６ 酸化膜
Claims (7)
- 【請求項１】 シリコン基板表面へのゲート電極及びゲ
ート側壁酸化膜の形成後に、ゲート側壁酸化膜をマスク
としてソース／ドレイン高濃度不純物層形成のための不
純物注入を行い、その後、前記ゲート側壁酸化膜を除去
し、さらにゲート電極をマスクとして低濃度不純物層
（ＬＤＤ）形成のための不純物注入を行う、ＬＤＤ構造
を有するＭＯＳ半導体装置の製造方法において、 前記ゲート側壁酸化膜の除去後に、前記シリコン基板表
面を酸化することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置において、前
記ゲート側壁酸化膜の除去後に前記ソース／ドレイン高
濃度層の不純物を活性化するための熱処理を窒素雰囲気
中摂氏８００度乃至摂氏８５０度で行い、その後、前記
シリコン基板表面を酸化することを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項２記載の半導体装置において、前
記ソース／ドレイン高濃度不純物層表面に形成する酸化
膜厚を１０ｎｍ乃至３０ｎｍとすることを特徴とする半
導体装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置において、前
記ソース／ドレイン高濃度不純物層表面に前記酸化膜を
形成後、注入角度４５度乃至６０度の回転斜め注入によ
りチャネルドープ注入を行うことを特徴とする半導体装
置の製造方法。 - 【請求項５】 請求項４記載の半導体装置において、前
記チャネルドープ注入後に不純物を活性化するための熱
処理を窒素雰囲気中摂氏８００度以下で行うことを特徴
とする半導体装置の製造方法。 - 【請求項６】 請求項２記載の半導体装置において、前
記ソース／ドレイン高濃度不純物層表面に前記酸化膜を
形成後、注入角度７度乃至４５度の回転斜め注入により
ソース／ドレイン低濃度不純物層形成のための注入を行
うことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置において、前
記ソース／ドレイン低濃度不純物層形成のための注入後
に不純物を活性化するための熱処理を窒素雰囲気中摂氏
８００度以下で行うことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255592A JPH0974196A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255592A JPH0974196A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974196A true JPH0974196A (ja) | 1997-03-18 |
Family
ID=17280875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7255592A Pending JPH0974196A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974196A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168323A (ja) * | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6281131B1 (en) * | 1998-02-27 | 2001-08-28 | Micron Technology, Inc. | Methods of forming electrical contacts |
| US6674137B2 (en) | 2000-12-01 | 2004-01-06 | Nec Corporation | Semiconductor device and its manufacturing method |
| JP2004311999A (ja) * | 2003-04-08 | 2004-11-04 | Samsung Electronics Co Ltd | 浅いソース／ドレーン領域を有する半導体素子の製造方法 |
| JP2008529314A (ja) * | 2005-02-02 | 2008-07-31 | アプライド マテリアルズ インコーポレイテッド | パルス化高周波源電力を使用する選択プラズマ再酸化プロセス |
| JP2008530783A (ja) * | 2005-02-02 | 2008-08-07 | アプライド マテリアルズ インコーポレイテッド | パルス化高周波源電力を使用するプラズマゲート酸化プロセス |
| JP2012109385A (ja) * | 2010-11-17 | 2012-06-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及び半導体装置 |
-
1995
- 1995-09-06 JP JP7255592A patent/JPH0974196A/ja active Pending
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|---|---|---|---|
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