JP4485754B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法および半導体装置に関し、特に、溶液酸化によって形成されさらに窒素が導入された酸化膜を有する半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
一つの半導体基板上に形成された多数のトランジスタの中で、例えば、ＣＭＯＳ型（相補型の金属−酸化膜−半導体）デバイスのトランジスタはその駆動能力向上（高速化）のため、ゲート絶縁膜の薄膜化が行われており、最近では１〜３ｎｍの膜厚が要求されている。その一方、入出力信号など、高速駆動が必要とはされないが比較的高電圧を取り扱う必要のあるトランジスタでは、ゲート絶縁膜のリーク電流を抑えるため比較的厚膜のゲート絶縁膜が必要であり、この場合の膜厚は、７〜１０ｎｍである。これらのトランジスタは、一つの半導体装置に搭載されるので、厚みの異なる２種類以上のゲート絶縁膜を同一基板上に形成することが必要となる。
【０００３】
従来、ゲート絶縁膜は主として、ゲート絶縁膜としての特性に優れた酸化膜を形成することができる熱酸化法（例えば、非特許文献１参照。）によって半導体基板を酸化して形成されている。一つの半導体基板上に厚みの異なる２種類のゲート絶縁膜を形成するには、１番目のゲート絶縁膜を熱酸化法で形成後、パターンニングによりその一部を除去し、除去した部位に熱酸化法で２番目のゲート絶縁膜を形成するという方法が行われている。また、熱酸化法以外にもゲート絶縁膜を形成する方法は、種々検討されている（例えば、特許文献１乃至５参照。）。
【０００４】
駆動能力向上のためにゲート絶縁膜を薄くする手法としては、ゲート絶縁膜中に一酸化窒素中でのアニール処理によって窒素を導入し、電気的な膜厚の薄膜化を図る方法も用いられている。電気的な膜厚とは、静電容量によって測定した厚みであって、物理的な膜厚が同じであっても誘電率が大きいものほどその膜厚が小さく示される。二酸化シリコンよりも窒素が導入されたオキシナイトライドの方が誘電率が大きいため、窒素を導入することで電気的な膜厚が小さくなって、トランジスタの駆動能力が向上する。シリコン酸化膜であるゲート絶縁膜に窒素を導入する方法としては、プラズマを用いる方法が知られている（例えば、特許文献６）。
【０００５】
またゲート絶縁膜に窒素を導入すると、特許文献６に記載されているように、ゲート電極にドープされたドーパントがゲート絶縁膜を通り抜けて基板に達することが抑制される。このことを更に説明する。
【０００６】
ＣＭＯＳトランジスタでは、Ｐチャネルトランジスタのゲート電極には硼素（Ｂｏｒｏｎ）をドーパントとし、Ｎチャネルトランジスタのゲート電極には燐（Ｐｈｏｓｐｈｏｒｏｕｓ）をドーパントとするデュアルゲート構造が採用される。しかし、硼素は燐に比べ拡散係数が大きいため、トランジスタ形成後の熱処理によってゲート絶縁膜の中を拡散し、チャネル領域に達しやすい。これが硼素の浸みだしといわれる現象で、しきい値電圧の大幅な変動やトランジスタの駆動能力の劣化などをまねく。とりわけゲート絶縁膜が薄くなるほどこの硼素の浸みだしが大きくなる。しかし、ゲート絶縁膜に窒素を導入すると、この硼素の浸みだしが抑制されるのである。
【０００７】
【非特許文献１】
ＶＬＳＩテクノロジー（ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）、McGraw-Hill社発行、S.M.Sze編集、１９８４年、１３１〜１６８ページ
【特許文献１】
特許第２９３７８１７号公報
【特許文献２】
特開平１０−５０７０１号公報
【特許文献３】
特開平１０−２２３６２９号公報
【特許文献４】
特開平１１−２１４３８６号公報
【特許文献５】
特開２００２−６４０９３号公報
【特許文献６】
特開平１０−７９５０９号公報
【０００８】
【発明が解決しようとする課題】
従来方法による複数ゲート絶縁膜の形成方法では、フォトレジスト除去後のウェーハ洗浄により、第１のゲート絶縁膜はエッチングされ一旦膜厚が減少した後、第２のゲート酸化膜形成により再び膜厚が増加する。このことは第１のゲート絶縁膜の膜厚制御性を悪化させるとともに、膜質の面でも、膜のエッチングと追加酸化という形になり膜質の制御も極めて困難になる。
【０００９】
さらに、厚みの異なる３種類（例えば、７ｎｍ、３ｎｍ、１．５ｎｍ）のゲート絶縁膜を形成する場合を考えてみると、第２のゲート絶縁膜は３ｎｍと比較的薄いため、厚みが１．５ｎｍの第３のゲート絶縁膜を形成する際の膜厚減少及び膜厚増加の影響は、厚みが７ｎｍの第１のゲート絶縁膜への影響よりも大きくなる。つまり、第２のゲート絶縁膜の膜厚を制御して常に一定の厚みとすることが非常に困難となり、膜厚全体に占める追加酸化による増加分の割合が大きくなるので全体の膜質も大きく低下するのである。
【００１０】
また、ゲート絶縁膜を薄くすると、特許文献６に記載された方法で酸窒化膜とする場合に、窒素プラズマの電子エネルギーが約５０〜１０００ｅＶと極めて高い点が問題となる。例えば、窒素を導入するゲート絶縁膜が、１．５ｎｍの厚みであったとすると、窒素プラズマがたとえ特許文献６に記載されたエネルギー範囲の加減である５０ｅＶのエネルギーであっても容易にゲート絶縁膜を突き抜け、シリコン基板まで窒化することになる。その結果、窒素プラズマ曝露前の膜厚は１．５ｎｍ程度であっても、窒素プラズマ曝露後にはシリコン基板が窒化され、窒化された部分の合計厚みが２ｎｍを越えることになり、折角、１．５ｎｍの酸化膜を形成しても薄い膜厚を得ることができない。当然のことながら１ｎｍ程度のゲート酸化膜についても対応できるわけなく、さらに５０ｅＶより高いエネルギーに至っては全く問題外である。シリコン基板の窒化は膜厚の増加のみならず、移動度の低下による駆動力の低下や、信頼性の低下を招く。
【００１１】
本発明はこのような事情に鑑みてなされたものであり、その目的とするところは、高速駆動に対応した薄いゲート絶縁膜を膜厚制御よく形成でき、更に半導体基板側に貫通しない窒化を行うことのできる半導体装置の製造方法および膜質が良好な薄いゲート絶縁膜を備え半導体基板側がほとんど窒化されていない半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、表面の少なくとも一部にシリコン層を有する半導体基板の当該シリコン層の表面に、酸化剤を含む溶液によって酸化膜を形成する工程と、前記酸化膜を、５ｅＶ以下の電子エネルギーを有し窒素を含むプラズマに曝露して酸窒化膜とする工程とを含む。
【００１３】
前記酸化膜を形成する工程の前に、ＳＴＩにより素子分離領域を形成する工程をさらに備えている。
【００１４】
本発明の第２の半導体装置の製造方法は、半導体基板の表面に形成されている第１の酸化膜の一部を除去する工程と、前記半導体基板の前記第１の酸化膜が除去された部位に、酸化剤を含む溶液によって第２の酸化膜を形成する工程と、前記第１の酸化膜及び前記第２の酸化膜を、５ｅＶ以下の電子エネルギーを有し窒素を含むプラズマに曝露して酸窒化膜とする工程とを含む。
【００１５】
前記第２の酸化膜を形成する工程の後に、当該第２の酸化膜又は前記第１の酸化膜の一部を除去する工程と、前記半導体基板の前記第２の酸化膜又は前記第１の酸化膜の一部が除去された部位に、酸化剤を含む溶液によって第３の酸化膜を形成する工程と、を更に含み、前記酸窒化膜とする工程では、前記第３の酸化膜も酸窒化膜とする。
【００１６】
前記第２の酸化膜の厚みは、前記第１の酸化膜の厚みよりも小さい。
【００１７】
ある好適な実施形態において、前記第１の酸化膜は、熱酸化又はプラズマ酸化により形成される。
【００１８】
ある好適な実施形態において、前記第１の酸化膜は、過塩素酸溶液によって形成される。
【００１９】
前記プラズマ中のイオン密度は、５×１０9ｃｍ-3以上１×１０12ｃｍ-3以下である。
【００２０】
前記プラズマの温度は、０℃以上５００℃以下である。
【００２１】
前記プラズマは、誘導結合プラズマ、マグネトロンプラズマ、ヘリコン波プラズマ及び表面波プラズマからなる群から選ばれた１つである。
【００２２】
前記酸化剤は硝酸である。
【００２３】
前記酸窒化膜とする工程の後に、酸素を含む雰囲気中で前記半導体基板を熱処理する工程をさらに含む。
【００２４】
前記熱処理工程では、処理温度が８００℃以上１１００℃以下であり処理時間が１０秒以上１２０秒以下である熱処理を行う。
【００２５】
本発明の第１の半導体装置は、半導体基板と、当該半導体基板上に形成されたゲート絶縁膜と、当該ゲート絶縁膜の上に形成されたゲート電極とを備えた半導体装置であって、前記ゲート絶縁膜は、二酸化シリコンを主成分として窒素を含んでいて、物理的な膜厚が０．３ｎｍ以上３ｎｍ以下であり、前記ゲート絶縁膜中の前記窒素の濃度は、当該ゲート絶縁膜の厚み方向において前記ゲート電極が形成された側の面から１ｎｍ以内で最大であり、前記窒素の最大濃度は、５原子％以上１００原子％以下であり、前記半導体基板と前記ゲート絶縁膜との界面における窒素濃度は、１．５原子％以下である。
【００２６】
本発明の第２の半導体装置は、半導体基板と、当該半導体基板上に形成されたゲート絶縁膜と、当該ゲート絶縁膜の上に形成されたゲート電極とを備えた半導体装置であって、前記ゲート絶縁膜は、容量−電圧法により測定した電気的な膜厚が０．３ｎｍ以上であり、前記ゲート絶縁膜の前記電気的な膜厚は、当該ゲート絶縁膜と物理的な膜厚が同じである二酸化シリコン膜の電気的な膜厚の０％よりも大きく９０％以下であり、０．５Ｖ以上２Ｖ以下の駆動電圧を印加時の前記ゲート絶縁膜を流れるリーク電流は、前記二酸化シリコン膜を流れるリーク電流の１／１００００以上１／３以下である。
【００２７】
前記ゲート絶縁膜は、窒素含む二酸化シリコンを主成分として窒素を含んでいいる。
【００２８】
前記ゲート絶縁膜は、電気的な膜厚が０．３ｎｍ以上３ｎｍ以下である。
【００２９】
本発明の第３の半導体装置は、半導体基板と、当該半導体基板上に形成されたゲート絶縁膜と、当該ゲート絶縁膜の上に形成されたゲート電極とを備えた半導体装置であって、前記ゲート絶縁膜は、二酸化シリコンを主成分として窒素を含んでいて、物理的な膜厚が０．３ｎｍ以上３ｎｍ以下であり、前記二酸化シリコンは、酸化剤を含む溶液によって形成されたものである。
【００３０】
【発明の実施の形態】
まず、熱酸化法によるゲート酸化膜（絶縁膜）の薄膜化とプラズマ窒化について本願出願人が検討し、本願発明に至った経緯について述べる。
【００３１】
熱酸化によって３種類の厚みのゲート酸化膜を形成する場合、最も膜厚の厚い入出力系の第１のゲート酸化膜の膜厚は７ｎｍ近辺であり、フォトレジスト除去後の洗浄で０．４ｎｍ程度エッチングされ、第２のゲート酸化膜形成時に０．２ｎｍ膜厚が増加してもその膜厚変化量はもともとの膜厚に対し３％程度である。しかし、たとえば第２のゲート酸化膜として２．８ｎｍ、第３のゲート酸化膜として１．６ｎｍ程度を考慮すると、第２のゲート酸化膜の膜厚２．８ｎｍは、第３のゲート酸化膜形成前のウェーハ洗浄による０．４ｎｍのエッチングとその後の第３のゲート酸化膜形成時の１．６ｎｍの酸化での膜厚増加０．１ｎｍ程度とで、合計で０．３ｎｍ程度減少する。この減少は膜厚全体の実に２０％に相当し、膜厚制御はもとより膜質に与える影響も多大である。
【００３２】
さらに、熱酸化膜により第３のゲート酸化膜である１．６ｎｍの極薄ゲート酸化膜を形成するためには、活性領域表面に存在する０．３〜１ｎｍ程度の（←ご確認ください）自然酸化膜をフッ化水素酸により除去する必要がある。この理由は、まず、１．６ｎｍの如き酸化膜は５〜８原子層程度しか含まないと考えられるため、自然酸化膜を除去しないとすると、膜厚を一定にコントロールすることが非常に困難となるからである。そして、自然酸化膜は第３のゲート酸化膜中の数十％の厚みを占めることになるが、自然酸化膜はゲート絶縁膜として要求される特性が良好ではないからである。従って、活性領域上の自然酸化膜除去は必須となる。
【００３３】
ここで、この自然酸化膜除去をフッ化水素酸で行えば、第２のゲート酸化膜はさらに１ｎｍ程度のエッチングを受けることになり、膜厚は当初の半分の１．５ｎｍ程度となってしまう。第２の酸化膜を設計値通りに２．８ｎｍに仕上げるためには、これらのエッチング量を考慮して最初に４．０ｎｍの膜厚としておく必要がある。
【００３４】
また、熱酸化の如き高温処理においては、１．６ｎｍという非常に薄い第３のゲート酸化膜を制御性、均一性よく形成するのは極めて困難であり、さらなる薄膜化のため、１ｎｍあるいはそれ以下の膜厚のゲート酸化膜を熱酸化によって形成するのは、実験レベルではともかく、生産工程において従来の方法では極めて困難と考えられる。
【００３５】
このように、従来技術による方法では、ゲート酸化膜形成前のウェーハ洗浄によって、既に形成されているゲート酸化膜の膜厚が減少してしまうことや、さらに追加のゲート酸化による既存酸化膜の膜厚増加、さらには１．５ｎｍ以下の極薄ゲート酸化膜形成時の膜厚制御、膜質制御性に大きな課題があることが明らかになった。
【００３６】
次に、比較形態として、熱酸化によりゲート酸化膜を形成し、プラズマにより窒化を行う工程の検討を、図面を参照しながら説明する。
【００３７】
図８は、比較形態に係るデュアルオキサイド（異なる膜厚の２種類のゲート絶縁膜）の形成フローを断面模式図により示したものである。
【００３８】
図８（ａ）では、まずＳＴＩ（Shallow Trench Isolation）によって素子分離領域７２が形成されたシリコン基板７１上に、高電圧系の第１のゲート酸化膜７３を熱酸化により形成した状態を示している。この第１のゲート酸化膜７３は、７ｎｍの膜厚で形成されている。
【００３９】
次に、図８（ｂ）に示すように、第２のゲート絶縁膜を形成する部位（第１の酸化膜除去部位）７４上の、第１のゲート酸化膜７３をフッ化水素酸などによって除去する。この際、フォトレジスト７５をマスクとして行うが、その後、フォトレジスト７５除去のためのウェット洗浄および第２のゲート酸化膜７６形成前のウェット洗浄により、一旦、第１のゲート酸化膜７３の膜厚は当初の７ｎｍから０．４ｎｍ程度減少する。
【００４０】
その後、図８（ｃ）に示すように、熱酸化により低電圧系の膜厚２．２ｎｍである第２のゲート酸化膜７６を形成する。このとき、第１のゲート酸化膜は０．２ｎｍ程度膜厚が増加し６．８ｎｍ程度になる。
【００４１】
それから、図８（ｄ）に示すように、約５０〜１０００ｅＶの電子エネルギーを有する窒素プラズマ７８に曝露し、第１および第２のゲート酸化膜７３，７６に窒素を導入し、第１および第２のゲート絶縁膜８１，８２とする。
【００４２】
この後、図８（ｅ）に示すように、第１および第２のゲート絶縁膜８１，８２の上に、第１および第２のゲート電極９１，９２をそれぞれ形成し、ＬＤＤやサイドウォール８５形成、ソースドレイン形成を経て、複数のトランジスタ（ここでは２つ）を有する半導体装置５００が形成されることになる。
【００４３】
このようにして形成した第１および第２のゲート絶縁膜８１，８２の窒素濃度のＳＩＭＳ（secondary-ion mass spectrometry）プロファイルを図９に示す。ピーク濃度は５原子％となるようにプラズマ７８のパワーと時間を調整したものである。この時のプラズマ７８の電子エネルギーは約１０ｅＶであり、特許文献６に記載されているプラズマの電子エネルギー最低値の１／５である。
【００４４】
図９（ａ）に示すように、第１のゲート絶縁膜８１（厚膜７ｎｍ）においては、窒素の濃度分布は表面（ゲート電極９１との界面）から２ｎｍ程度の位置にピークを持ち、４ｎｍ付近で窒素の濃度はほぼ零となる。従って、７ｎｍの厚膜については従来技術を使用したとしても、第１のゲート絶縁膜８１とシリコン基板７１との界面付近の窒素濃度はほぼ零であり、シリコン基板７１が窒化されることもない。
【００４５】
しかしながら、図９（ｂ）に示すように、第２のゲート絶縁膜８２（薄膜２．２ｎｍ）については、窒素濃度のピーク位置は、ゲート電極９２との界面から２ｎｍの深さの位置である。このピーク位置は、第２のゲート絶縁膜８２とシリコン基板７１とのほぼ界面の位置であり、シリコン基板７１中に窒素のテールを引いていることがわかる。これは窒素プラズマ７８のエネルギーが膜厚に対し十分に低エネルギーではないために、第２のゲート絶縁膜８２を突き抜けシリコン基板７１を窒化したためである。このような状態では、高周波ＣＶ（容量−電圧法）などで測定した第２のゲート絶縁膜８２の電気的膜厚は、シリコン基板７１が窒化された直列容量をふくむため、第２のゲート絶縁膜８２のみの場合よりも厚くなり、折角のゲート酸化膜７６の薄膜化や窒化の効果を活かすことができない。
【００４６】
そこで、本願発明者は、以上の知見に基づいて、種々検討した結果、膜厚制御性、膜厚均一性がよく膜質も良好なゲート絶縁膜に関する本発明に至った。
【００４７】
以下、本発明の実施の形態について説明をする。なお、本発明は以下の実施形態に限定されない。
【００４８】
（実施形態１）
実施形態１は、厚みの異なる２種類のゲート絶縁膜を有する半導体装置に関する。
【００４９】
まず、少なくとも表面にシリコン層を有する基板を用意する。この基板は、シリコン基板でもよいし、ＳＯＩ基板でも構わない。また、シリコン層の表層がエピタキシャル層であるエピウェーハを用いると、表層の欠陥がないため膜質が良好なゲート絶縁膜を形成できて好ましい。
【００５０】
次に、ＳＴＩにより基板に素子分離領域を形成する。
【００５１】
それから、入出力信号等の比較的電圧が高い信号を扱うための第１の酸化膜を熱酸化法により基板表面に形成する。この酸化膜の厚みは、７〜１０ｎｍ程度である。なお、形成方法は、熱酸化法に限定されず、プラズマ酸化や高温の過塩素酸溶液を用いた酸化法などでも構わない。これらの酸化法は、比較的厚い酸化膜を短時間で形成でき、膜質も良好であるので、第１の酸化膜を形成する方法として好ましい。
【００５２】
その後、第１のゲート絶縁膜として残しておく部分にフォトレジストをマスクとして設け、その他の部分の第１の酸化膜をエッチングにより除去する。
【００５３】
フォトレジストを除去した後、基板を酸化剤である熱硝酸に浸漬し、第１の酸化膜を除去した部分に溶液酸化により第２の酸化膜を形成する。ここで基板を熱硝酸に浸漬する代わりに、熱硝酸をスプレーしたり、基板上に熱硝酸を流す等してもよい。第２の酸化膜の厚みは、０．３〜２ｎｍ程度である。なお、この溶液酸化によっては、第１の酸化膜の厚みはほとんど増加しない。ここで、酸化剤としては熱硝酸が好ましいが、過塩素酸などを用いても構わない。
【００５４】
次に、２種類の酸化膜を形成した基板を室温（約２０℃）において電子エネルギーが５ｅＶ以下の窒素を含むプラズマに曝して窒化を行う。この時、プラズマのエネルギーの下限は、プラズマ状態が維持できるエネルギーである。プラズマとしては、誘導結合プラズマ、マグネトロンプラズマ、ヘリコン波プラズマまたは表面波プラズマが好ましい。プラズマの電子エネルギーは０．５ｅＶ以上３ｅＶ以下であると、第２の酸化膜の下の基板にまでは窒素が導入されないことが確実になるのでより好ましい。プラズマ中の窒素イオンの密度は、５×１０9ｃｍ-3以上１×１０12ｃｍ-3以下であることが好ましい。
【００５５】
それから、窒化された基板を８００℃以上１１００℃以下の酸素雰囲気下で１０〜１２０秒間熱処理を行う。この熱処理は、ＳｉとＮとを確実に結合させるためである。なおこの際、雰囲気は減圧酸素雰囲気でも良く、また効果はやや低下するが、窒素、アルゴン等の非酸化性ガスで熱処理を行ってもよい。
【００５６】
次に、基板上にポリシリコン膜を堆積させ、不純物導入、パターニングによってゲート電極を形成する。
【００５７】
本実施形態によれば、薄い酸化膜である第２の酸化膜を膜厚の均一性及び再現性よく形成することができ、熱酸化法では形成が非常に困難な１．６ｎｍ以下の酸化膜であっても容易に形成することができる。また、溶液酸化による酸化膜は膜質がよいことと、低エネルギー高密度の窒素プラズマにより窒化を行っているため、容量−電圧法により測定した電気的な膜厚を小さくでき、リーク電流を低く抑えることができる。なお、二酸化シリコン膜の電気的な膜厚は、物理的な膜厚プラス０．２〜０．３ｎｍであるが、本実施形態の窒化された酸化膜の電気的な膜厚は、物理的な膜厚とほぼ同じか少し厚い程度である。
【００５８】
また、本実施形態のゲート絶縁膜は、二酸化シリコンを主成分として窒素を含んでいる。二酸化シリコンを主成分として窒素を含んでいるとは、二酸化シリコンのシリコンに対して窒素のモル比率が１％以上５０％以下であることを指しており、当該ゲート絶縁膜がシリコン窒化膜とは異なることを意味する。
【００５９】
本実施形態の素子分離領域はＳＴＩによって形成されている。ＳＴＩは、シリコン層に絶縁物を埋め込む手法であるので、熱酸化法のように高温プロセスでは、酸化剤が素子分離領域の内壁をも酸化し、それによって素子分離領域内部で酸化による体積膨張が起こり、応力が発生してしまう。応力緩和のために温度を上げて粘性流動が起きるようにすると、今度は不純物が拡散して好ましくない。しかし、本実施形態では、第２の酸化膜を比較的低温の溶液酸化により形成しているため、素子分離領域内に酸化剤が拡散することがなく、素子分離領域内壁が酸化されないので応力が発生せず、応力緩和を行う必要がない。
【００６０】
また、本実施形態において、半導体基板は少なくとも表面にＳｉを含む基板であってもよく、例えばＳｉＧｅ基板などでも構わない。
【００６１】
（実施形態２）
実施形態２は、厚みの異なる３種類の酸化膜を形成する点が実施形態１と異なっているので、実施形態１と異なっている点を中心に説明する。
【００６２】
実施形態１と同様に第１の酸化膜、第２の酸化膜を基板に形成する。
【００６３】
次に、第１および第２のゲート絶縁膜として残しておく部分にフォトレジストをマスクとして設け、その他の部分の第１又は第２の酸化膜をエッチングにより除去する。
【００６４】
フォトレジストを除去した後、基板を酸化剤である熱硝酸に浸漬し、第１又は第２の酸化膜を除去した部分に溶液酸化により第３の酸化膜を形成する。第３の酸化膜の厚みは、第２の酸化膜の厚みよりも小さいことが好ましく、０．３〜３ｎｍ程度である。
【００６５】
この後に、実施形態１と同様にして窒化およびゲート電極形成を行う。
【００６６】
本実施形態では、第２及び第３の酸化膜を膜厚の均一性及び再現性よく形成することができ、熱酸化法では形成が非常に困難な１．６ｎｍ以下の酸化膜を容易に形成することができる。特に、第３の酸化膜を形成する際に、第２の酸化膜はエッチングされるのみで膜の増加はないので、第２の酸化膜の膜厚コントロールが容易であり、膜質も良好に保持できる。また、溶液酸化による酸化膜は膜質がよいことと、低エネルギー高密度の窒素プラズマにより窒化を行っているため、容量−電圧法により測定した電気的な膜厚を小さくでき、リーク電流を低く抑えることができる。
【００６７】
【実施例】
以下、図面を参照しながら、本発明による実施例を説明する。以下の図面においては、説明の簡素化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
【００６８】
（第１の実施例）
ここでは図１に示す模式的な断面で表した工程流れ図を用いて、厚みの異なる２種類のゲート絶縁膜１１，１２を有する半導体装置１００に係る本発明の第１の実施例を説明する。
【００６９】
まず図１（ａ）に示すように、Ｐ型比抵抗０．０１〜０．０２Ωｃｍの（１００）面を主面とするシリコン基板上に比抵抗１０〜１５Ωｃｍ膜厚５μｍのエピタキシャル層を形成したエピウェーハ（半導体基板）１に、ＳＴＩ（Shallow Trench Isolation）によって深さ２５０ｎｍ、分離幅２００ｎｍの素子分離領域２，２，２を形成し、さらに、ウェル形成、活性領域へのしきい値電圧調整のイオン注入による不純物導入を行った。この半導体基板１を、５０℃のＳＣ−１洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ）により洗浄した後、希釈フッ化水素酸により表面の自然酸化膜を除去した。その後、ＲＴＰ装置中において１０５０℃、Ｈ2／Ｏ2の混合雰囲気中で、熱酸化法によって膜厚７．２ｎｍの第１のゲート酸化膜（第１の酸化膜）３を形成した。なお、ＳＣ−１洗浄液による洗浄法は、ＲＣＡ洗浄法（W.Kern,D.A.Plutien：ＲＣＡレビュー３１、１８７ページ、１９７０年）という公知の洗浄方法である。
【００７０】
このとき、第１の酸化膜３は、素子分離膜２，２，２によって分割された、第１のゲート絶縁膜１１が形成される領域と第２のゲート絶縁膜１２が形成される領域との両方に成長している。その後、図１（ｂ）に示すように、第１のゲート絶縁膜１１が形成される領域上にはマスクとしてフォトレジスト５を形成して、第２のゲート絶縁膜１２が形成される領域上の第１の酸化膜３を希釈フッ化水素酸によりエッチングして除去した。
【００７１】
次に、図１（ｃ）に示すように、フォトレジスト５を１３０℃硫酸・過酸化水素水の混合液により除去した後、８０℃の５０％の熱硝酸中７に３０分浸漬し、第１の酸化膜３が除去された部位４に膜厚１．４ｎｍの第２のゲート酸化膜（第２の酸化膜）６であるＳｉＯ2膜を形成した。この第２の酸化膜６の膜厚均一性は、エリプソメトリーによる測定で２００ｍｍウェーハ面内で０．０１ｎｍ（σ）であった。一方、このとき、第１の酸化膜３の平均膜厚は７ｎｍであった。
【００７２】
それから、図１（ｄ）に示すように、第１の酸化膜３と第２の酸化膜６を、室温（３０℃）で誘導結合プラズマ（１２．５６ＭＨｚ、５００Ｗの条件）によって生成した電子エネルギー１．０ｅＶの窒素プラズマ８に２０秒間曝露した。このときの温度は室温（３０℃）であり、窒素プラズマ１８中のイオン密度は、５×１０10ｃｍ-3であった。なお、この際、添加ガスとしてヘリウムを用いた。この窒素プラズマ８曝露により、第１および第２の酸化膜３，６は、第１および第２のゲート絶縁膜である酸窒化膜１１，１２に改質された。
【００７３】
ついで、１０００℃、５Ｔｏｒｒの酸素雰囲気中で２０秒間熱処理を行った。
【００７４】
次に、図１（ｅ）に示すように、６２０℃で１５０ｎｍ厚みの多結晶シリコン膜を堆積し、Ｎチャネルゲートには燐を、Ｐチャネルゲートには硼素をドーピングし、公知のフォトリソグラフィーによるパターンニングとドライエッチングによりゲート電極２１，２２の加工を行った。
【００７５】
その後、ＬＤＤ領域へのイオン注入を行い、さらに、６５０℃でのＴＥＯＳ（tetra ethyl ortho silicate）を用いた減圧ＣＶＤによる堆積とエッチバックとによりサイドウォール１５を形成した。そして、ソースドレイン領域を、Ｎチャネルにはヒ素を、Ｐチャネルには硼素をイオン注入することにより形成した。その後、通常の層間膜工程、配線工程を行った。
【００７６】
こうして形成した第１のゲート絶縁膜１１及び第２のゲート絶縁膜１２の電気的な膜厚を高周波ＣＶ（容量−電圧法）測定によって測定したところ、第１のゲート絶縁膜が７．２ｎｍ、第２のゲート絶縁膜が１．４ｎｍであった。なお、このとき二酸化シリコンの誘電率を３．９として測定をおこなった。物理的な膜厚は、第１のゲート絶縁膜１１は、７．０ｎｍであり、第２のゲート絶縁膜１２は、１．４ｎｍであった。なお、物理的な膜厚が１．４ｎｍである二酸化シリコン膜の高周波ＣＶ測定を行ったところ、電気的な膜厚は１．６ｎｍであった。また、第１及び第２のゲート絶縁膜１１，１２の厚み方向の窒素プロファイルをＳＩＭＳで測定したところ、ゲート絶縁膜１１，１２のゲート電極２１，２２が形成された側の面から０．５ｎｍの位置に１０原子％のピークをもつ窒素濃度分布を確認した。また、第１のゲート絶縁膜１１と半導体基板１との界面の部分での窒素濃度は、０．０１原子％以下であり、第２のゲート絶縁膜１２と半導体基板１との界面の部分での窒素濃度は、１．０原子％であって、どちらも半導体基板１はほとんど窒化されていなかった。
【００７７】
（第２の実施例）
図２に示す模式的な断面で表した工程流れ図を用いて、１種類のゲート絶縁膜３２を有する半導体装置２００に係る本発明の第２の実施例を説明する。
【００７８】
まず図２（ａ）に示すように、Ｐ型比抵抗０．０１〜０．０２Ωｃｍの（１００）面を主面とするシリコン基板上に比抵抗１０〜１５Ωｃｍ膜厚５μｍのエピタキシャル層を形成したエピウェーハ（半導体基板）１に、ＳＴＩ（Shallow Trench Isolation）によって深さ２５０ｎｍ、分離幅２００ｎｍの素子分離領域２，２を形成し、さらに、ウェル形成、活性領域へのしきい値電圧調整のイオン注入による不純物導入を行った。
【００７９】
それから、図２（ｂ）に示すように、この半導体基板１を、５０℃のＳＣ−１洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ）により洗浄した後、希釈フッ化水素酸により表面の自然酸化膜を除去した。その後、８０℃の５０％の熱硝酸中７に１０分浸漬し、膜厚１．１ｎｍのゲート酸化膜３１であるＳｉＯ2膜を堆積した。膜厚は分光エリプソメトリーにより測定し、このとき面内の膜厚分布は０．０１ｎｍ（σ）であった。
【００８０】
その後、図２（ｃ）に示すように、１３．５６ＭＨｚ、３００Ｗのマグネトロンプラズマで形成した窒素プラズマ１８にゲート酸化膜３１を１５秒間曝露し、ゲート絶縁膜となる酸窒化膜３２に改質した。このときの温度は室温（３０℃）であり、窒素プラズマ１８中のイオン密度は、３×１０10ｃｍ-3であった。このとき添加ガスは用いず窒素のみでプラズマを生成した。窒素プラズマの電子エネルギーは１ｅＶ以下と推定される。
【００８１】
その後、図２（ｄ）に示すように、６２０℃で１５０ｎｍ厚みの多結晶シリコン膜を堆積し、Ｎチャネルゲートの場合には燐を、Ｐチャネルゲートの場合には硼素をドーピングし、公知のフォトリソグラフィーによるパターンニングとドライエッチングによりゲート電極２４の加工を行った。
【００８２】
そして、ＬＤＤ領域２７，２７へのイオン注入を行い、さらに、６５０℃でのＴＥＯＳ（tetra ethyl ortho silicate）を用いた減圧ＣＶＤによる堆積とエッチバックとによりサイドウォール１５を形成した。そして、Ｎチャネルにはヒ素を、Ｐチャネルには硼素をイオン注入することによりソースドレイン領域２６，２６を形成した。その後、通常の層間膜工程、配線工程を行った。
【００８３】
このようにして形成したゲート絶縁膜３２の電気的な膜厚を高周波ＣＶ（容量−電圧法）測定によって測定したところ、電気的な膜厚は１．１ｎｍであった。物理的な膜厚は、１．１ｎｍであった。なお、物理的な膜厚が１．１ｎｍである二酸化シリコン膜の高周波ＣＶ測定を行ったところ、電気的な膜厚は１．３ｎｍであった。また、ゲート絶縁膜３２の厚み方向の窒素プロファイルをＳＩＭＳで測定したところ、ゲート絶縁膜３２のゲート電極２４が形成された側の面から０．５ｎｍの位置に８原子％のピークをもつ窒素濃度分布を確認した。また、ゲート絶縁膜３２と半導体基板１との界面の部分での窒素濃度は、１．０原子％であって、半導体基板１はほとんど窒化されていないことを確認した。
【００８４】
（第３の実施例）
ここでは図３、図４に示す模式的な断面で表した工程流れ図を用いて、厚みの異なる３種類のゲート絶縁膜１１，１２，１３を有する半導体装置３００に係る本発明の第３の実施例を説明する。
【００８５】
まず図３（ａ）に示すように、Ｐ型比抵抗０．０１〜０．０２Ωｃｍの（１００）面を主面とするシリコン基板上に比抵抗１０〜１５Ωｃｍ膜厚５μｍのエピタキシャル層を形成したエピウェーハ（半導体基板）１に、ＳＴＩ（Shallow Trench Isolation）によって深さ２５０ｎｍ、分離幅２００ｎｍの素子分離領域２，２，２，２を形成し、さらに、ウェル形成、活性領域へのしきい値電圧調整のイオン注入による不純物導入を行った。この半導体基板１を、５０℃のＳＣ−１洗浄液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ）により洗浄した後、希釈フッ化水素酸により表面の自然酸化膜を除去した。その後、ＲＴＰ装置中において１０５０℃、Ｈ2／Ｏ2の混合雰囲気中で、熱酸化法によって膜厚５．５ｎｍの第１のゲート酸化膜（第１の酸化膜）３を形成した。
【００８６】
このとき、第１の酸化膜３は、素子分離膜２，２，２，２によって分割された、第１のゲート絶縁膜１１が形成される領域、第２のゲート絶縁膜１２が形成される領域および第３のゲート絶縁膜１３が形成される領域の全てに成長している。その後、図３（ｂ）に示すように、第１のゲート絶縁膜１１が形成される領域上にはマスクとしてフォトレジスト５を形成して、希釈フッ化水素酸により、第２のゲート絶縁膜１２が形成される領域および第３のゲート絶縁膜１３が形成される領域上の第１の酸化膜３をエッチングして除去した。
【００８７】
次に、図３（ｃ）に示すように、フォトレジスト５を１３０℃硫酸・過酸化水素水の混合液により除去した後、８０℃の５０％の熱硝酸中７に半導体基板１を６０分浸漬し、第１の酸化膜３が除去された部位４に膜厚２ｎｍの第２のゲート酸化膜（第２の酸化膜）６であるＳｉＯ2膜を形成した。
【００８８】
それから、図３（ｄ）に示すように、第１のゲート絶縁膜１１が形成される領域および第２のゲート絶縁膜１２が形成される領域上に、マスクとしてフォトレジスト２５を形成して、希釈フッ化水素酸により、第３のゲート絶縁膜１３が形成される領域上の第２の酸化膜６をエッチングして除去した。
【００８９】
次に、図４（ａ）に示すように、フォトレジスト２５を１３０℃硫酸・過酸化水素水の混合液により除去した後、８０℃の５０％の熱硝酸中７に半導体基板１を１０分浸漬し、第２の酸化膜６が除去された部位１４に膜厚１．１ｎｍの第３のゲート酸化膜（第３の酸化膜）９であるＳｉＯ2膜を形成した。このとき、第１の酸化膜３の平均膜厚は５．５ｎｍのままであり、第２の酸化膜６は２ｎｍのままであった。
【００９０】
この第２の酸化膜６および第３の酸化膜９の膜厚均一性は、エリプソメトリーによる測定で、いずれも２００ｍｍウェーハ面内で０．０１ｎｍ（σ）であった。
【００９１】
この工程において、膜厚５．５ｎｍの第１の酸化膜３、膜厚２ｎｍの第２の酸化膜６、膜厚１．１ｎｍの第３の酸化膜９の３種類の膜厚のゲート酸化膜が形成されていることになる。
【００９２】
ついで、図４（ｂ）に示すように、これらの酸化膜３，６，９が形成された基板１をマイクロ波励起の表面波プラズマである１５００Ｗ、４００℃の窒素プラズマ２８に１０秒間曝露した。このとき、添加ガスとしてアルゴンを用いた。このときの推定電子エネルギーは１ｅＶ程度であり、窒素プラズマ２８中のイオン密度は、７×１０10ｃｍ-3であった。
【００９３】
ついで、１０００℃、５Ｔｏｒｒの酸素雰囲気中で２０秒間熱処理を行った。
【００９４】
次に、図４（ｃ）に示すように、６２０℃で１５０ｎｍ厚みの多結晶シリコン膜を堆積し、Ｎチャネルゲートには燐を、Ｐチャネルゲートには硼素をドーピングし、公知のフォトリソグラフィーによるパターンニングとドライエッチングによりゲート電極２１，２２，２３の加工を行った。
【００９５】
その後、ＬＤＤ領域へのイオン注入を行い、さらに、６５０℃でのＴＥＯＳ（tetra ethyl ortho silicate）を用いた減圧ＣＶＤによる堆積とエッチバックとによりサイドウォール１５を形成した。そして、Ｎチャネルにはヒ素を、Ｐチャネルには硼素をイオン注入することにより、ソースドレイン領域を形成した。その後、通常の層間膜工程、配線工程を行った。
【００９６】
こうして形成した第１のゲート絶縁膜１１、第２のゲート絶縁膜１２および第３のゲート絶縁膜１３の電気的な膜厚を高周波ＣＶ（容量−電圧法）測定によって測定したところ、第１のゲート絶縁膜１１が５．７ｎｍ、第２のゲート絶縁膜１２が１．９ｎｍ、第３のゲート絶縁膜１３が１．０ｎｍであった。また、物理的な膜厚は、第１のゲート絶縁膜１１は、５．５ｎｍ、第２のゲート絶縁膜１２は、２．０ｎｍであり、第３のゲート絶縁膜１３は、１．１ｎｍであった。なお、物理的な膜厚が２．０ｎｍである二酸化シリコン膜の高周波ＣＶ測定を行ったところ、電気的な膜厚は２．２ｎｍであり、物理的な膜厚が１．１ｎｍのものは、電気的な膜厚が１．３ｎｍであった。
【００９７】
図５は、本実施形態に係る半導体装置の３種類のゲート絶縁膜１１，１２，１３の膜厚み方向の窒素濃度のＳＩＭＳ分布である。第１の実施例でも述べたように、膜表面（ゲート電極との界面）からの窒素濃度のピーク位置は約０．５ｎｍであり、ピーク濃度は１２原子％であった。この窒素プロファイルは３種類の膜厚について略同一であり、最もベース酸化膜厚の薄い、１．１ｎｍの第３のゲート絶縁膜１３に対しても、ゲート絶縁膜１３と半導体基板１との界面での窒素濃度は１原子％以下となり、基板１側の窒化はほとんど観察されなかった。このことにより、高周波ＣＶ測定による電気的膜厚は、１．０ｎｍと極めて薄い値が得られた。この第３のゲート絶縁膜１３のリーク電流は、同じ物理的膜厚の熱酸化膜に比べリーク電流の２桁の減少（約１／１００）も観察され、化学酸化膜によるベース酸化膜形成と、その後の低エネルギー、高密度窒素プラズマによる窒化が極薄ゲート絶縁膜のリーク電流低減、電気的な膜厚減少に極めて有効であることが確認された。
【００９８】
次に、リーク電流に関して説明する。
【００９９】
図６は、熱酸化法で形成したシリコン酸化膜と、本発明の手法により形成した、酸化膜換算膜厚０．８〜１．８ｎｍの膜厚の酸窒化膜（ゲート絶縁膜）との、駆動電圧が２Ｖのときのリーク電流を示したものである。酸化膜換算膜厚とは、ある膜の膜厚として、その膜の電気的な膜厚と同じ電気的な膜厚を示す二酸化シリコン膜の物理的な膜厚として示したものである。
【０１００】
一般的に、ゲート酸化膜の薄膜化は、ゲート酸化膜を流れるリーク電流の増大をまねく。二酸化シリコン膜の伝導機構は通常はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流によるが、膜厚が３．５ｎｍ以下の領域では直接トンネル電流が支配的となり、膜厚が０．２ｎｍ減少するにしたがいリーク電流は１桁づつ増加する。このため、膜厚が２．６ｎｍ以下ではトランジスタにおけるリーク電流のうち、ゲート絶縁膜を流れるゲートリーク電流が無視できなくなり、従来のゲート絶縁膜では、このリーク電流の低減も大きな課題の一つである。しかし、本発明により形成した酸窒化膜のリーク電流は、熱酸化により形成したシリコン酸化膜のリーク電流に比べ約１．５〜２桁小さいことがわかった。図６に示された範囲では、本発明に係る酸窒化膜のリーク電流は、同じ物理的膜厚の熱酸化膜のリーク電流の約１／２０〜約１／１００である。これは、熱硝酸を用いて形成した化学酸化膜の優れた膜質と、低エネルギーの窒素プラズマ曝露による酸窒化膜形成の有効性を示すものである。
【０１０１】
（第４の実施例）
ここでは図７を用いて本発明の第４の実施例を説明する。
【０１０２】
図７は、金属−絶縁膜−半導体からなる電界効果トランジスタあるいはキャパシタの実施例として、実際のソース・ドレイン工程やＬＤＤ工程、ウェル工程、分離工程など本発明と直接関係しない工程を省略したＭＩＳ構造の半導体装置４００の模式図である。シリコンからなる半導体基板１上には、濃度５０％、温度８０℃の熱硝酸中に浸すことにより形成された、膜厚１．５ｎｍの酸化膜が設けられている。この酸化膜を、誘導結合型プラズマにより窒素ガスとヘリウムガスの混合ガスから生成したイオン密度２×１０10ｃｍ-3の窒素プラズマに暴露することにより窒素原子を酸化膜中に導入し、ゲート絶縁膜５１とした。このとき、ゲート絶縁膜５１の表面から０．５ｎｍの位置に窒素のピークがくるように調整した。このピークの窒素濃度は１６原子％であった。また、ゲート絶縁膜５１と半導体基板１との界面における窒素濃度は０．９原子％であった。
【０１０３】
この後、ゲート電極５２として、ここでは不純物として硼素をドーピングした多結晶シリコン膜を堆積した。
【０１０４】
このように、ゲート絶縁膜５１中の窒素プロファイルとして電極側を高濃度に、またシリコン基板１とゲート絶縁膜５１との界面での窒素濃度を１原子％程度にすることにより、表面側の高濃度窒素が電極５２である多結晶シリコン膜中の硼素の拡散を抑制することができる。従って、硼素がゲート絶縁膜５１中を拡散し、ゲート絶縁膜５１直下の基板１のシリコンに拡散し、移動度の低下や、しきい値電圧の変動を防止することができる。また、ゲート絶縁膜５１は、高濃度の窒素により二酸化シリコン膜固有の誘電率３．９よりも高い誘電率を示すようになり、その結果、二酸化シリコン膜と同等の物理膜厚でより高い静電容量を得ることができる。言い換えれば、二酸化シリコン膜よりも薄い電気的膜厚を得ることができ、トランジスタの駆動能力を向上させることができる。
【０１０５】
また、ゲート絶縁膜５１とシリコン基板１界面に高濃度の窒素が存在する場合には、これら高濃度窒素による不純物散乱や、界面準位の発生、固定電荷の発生によりトランジスタの移動度、しきい値電圧の変動をきたす。しかし、本実施例のように界面における窒素濃度が１原子％程度では、界面の結合の乱れからくるダングリングボンドやブロークンボンドによって生ずる界面特性の劣化を抑制することが可能となる。これは界面の窒素量が、元来二酸化シリコン膜とシリコンの異種材料の接合にともなって界面近傍に存在するダングリングボンドやブロークンボンドの未結合手を終端するのに見合った量存在していることによるものであり、この窒素量が過剰な場合、未結合手を終端するのみならず、正常な結合まで窒素により置き換えてしまうため副作用を生ずるものである。また、ゲート絶縁膜中の高濃度の窒素は、リーク電流も減少させるので、本実施例のゲート絶縁膜を用いることにより、従来の二酸化シリコン膜にない、低リーク電流かつ高誘電率を実現することができ、トランジスタの性能を飛躍的に向上させることができる。
【０１０６】
【発明の効果】
以上のように、酸化剤である熱硝酸により酸化膜を形成し、その酸化膜を５ｅＶ以下の電子エネルギーを有し窒素を含むプラズマに曝露して酸窒化膜であるゲート絶縁膜を形成し、これを用いて半導体装置を形成しているので、この半導体装置のゲート絶縁膜は、膜厚が均一であり且つ同じ膜厚を再現性よく得られ、膜質も優れているとともに、電気的膜厚が小さくリーク電流も小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を模式的な断面で示す工程流れ図である。
【図２】本発明の第２の実施例を模式的な断面で示す工程流れ図である。
【図３】本発明の第３の実施例の前半を模式的な断面で示す工程流れ図である。
【図４】本発明の第３の実施例の後半を模式的な断面で示す工程流れ図である。
【図５】本発明の第３の実施例で形成したゲート絶縁膜厚み方向の窒素分布を示す図である。
【図６】酸化膜換算膜厚とリーク電流の関係を示す図である。
【図７】本発明の第４の実施例を示す模式的な断面図である。
【図８】比較形態を模式的な断面で示す工程流れ図である。
【図９】比較形態で形成したゲート絶縁膜厚み方向の窒素分布を示す図である。
【符号の説明】
１ シリコン基板（半導体基板）
２ 素子分離領域
３ 第１のゲート酸化膜（第１の酸化膜）
４ 第１の酸化膜の除去部位
５、２５ フォトレジスト
６、７６ 第２のゲート酸化膜（第２の酸化膜）
７ 熱硝酸
８、１８，２８ プラズマ
９ 第３のゲート酸化膜（第３の酸化膜）
１１ 第１のゲート絶縁膜（第１の酸窒化膜）
１２ 第２のゲート絶縁膜（第２の酸窒化膜）
１３ 第３のゲート絶縁膜（第３の酸窒化膜）
１４ 第２の酸化膜の除去部位
１５ サイドウォール
２１ 第１のゲート電極
２２ 第２のゲート電極
２３ 第３のゲート電極
２４、５２ ゲート電極
３１ ゲート酸化膜（酸化膜）
３２、５１ ゲート絶縁膜（酸窒化膜）
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
４００ 半導体装置

Claims (13)

  1. 表面の少なくとも一部にシリコン層を有する半導体基板の当該シリコン層の表面に、酸化剤を含む溶液によって酸化膜を形成する工程と、
    前記酸化膜を、５ｅＶ以下の電子エネルギーを有し窒素を含むプラズマに曝露して酸窒化膜とする工程と
    を含む、半導体装置の製造方法。
  2. 前記酸化膜を形成する工程の前に、ＳＴＩにより素子分離領域を形成する工程をさらに備えている、請求項１に記載の半導体装置の製造方法。
  3. 半導体基板の表面に形成されている第１の酸化膜の一部を除去する工程と、
    前記半導体基板の前記第１の酸化膜が除去された部位に、酸化剤を含む溶液によって第２の酸化膜を形成する工程と、
    前記第１の酸化膜及び前記第２の酸化膜を、５ｅＶ以下の電子エネルギーを有し窒素を含むプラズマに曝露して酸窒化膜とする工程と
    を含む、半導体装置の製造方法。
  4. 請求項３において、
    前記第２の酸化膜を形成する工程の後に、当該第２の酸化膜又は前記第１の酸化膜の一部を除去する工程と、
    前記半導体基板の前記第２の酸化膜又は前記第１の酸化膜の一部が除去された部位に、酸化剤を含む溶液によって第３の酸化膜を形成する工程と、を更に含み、
    前記酸窒化膜とする工程では、前記第３の酸化膜も酸窒化膜とする、半導体装置の製造方法。
  5. 前記第２の酸化膜の厚みは、前記第１の酸化膜の厚みよりも小さい、請求項３又は４に記載の半導体装置の製造方法。
  6. 前記第１の酸化膜は、熱酸化又はプラズマ酸化により形成される、請求項３から５のいずれかに記載の半導体装置の製造方法。
  7. 前記第１の酸化膜は、過塩素酸溶液によって形成される、請求項３から５のいずれかに記載の半導体装置の製造方法。
  8. 前記プラズマ中のイオン密度は、５×１０９ｃｍ−３以上１×１０１２ｃｍ−３以下である、請求項１から７のいずれかに記載の半導体装置の製造方法。
  9. 前記プラズマの温度は、０℃以上５００℃以下である、請求項１から８のいずれかに記載の半導体装置の製造方法。
  10. 前記プラズマは、誘導結合プラズマ、マグネトロンプラズマ、ヘリコン波プラズマ及び表面波プラズマからなる群から選ばれた１つである、請求項１から９のいずれかに記載の半導体装置の製造方法。
  11. 前記酸化剤は硝酸である、請求項１から１０のいずれかに記載の半導体装置の製造方法。
  12. 前記酸窒化膜とする工程の後に、酸素を含む雰囲気中で前記半導体基板を熱処理する工程をさらに含む、請求項１から１１のいずれかに記載の半導体装置の製造方法。
  13. 前記熱処理工程では、処理温度が８００℃以上１１００℃以下であり処理時間が１０秒以上１２０秒以下である熱処理を行う、請求項１２に記載の半導体装置の製造方法。
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