CN1536627A - 半导体装置的制造方法及半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置的制造方法及半导体装置。通过蚀刻去掉热氧化形成的第1氧化膜(3)的一部分。将热硝酸作用于该去掉的部位(4)，形成第2氧化膜(6)。使用低能量的氮等离子体(8)将这两个氧化膜(3、6)氮化，作为氮氧化膜的第1栅极绝缘膜(11)及第2栅极绝缘膜(12)。其目的是要提供能够精确控制膜厚、形成适应高速驱动需要的很薄的栅极绝缘膜、进而在进行氮化时能够不穿透到半导体基板侧的半导体装置的制造方法，以及具有良质的很薄的栅极绝缘膜、半导体基板侧几乎未被氮化的半导体装置。

Description

半导体装置的制造方法及半导体装置
技术领域
本发明涉及半导体装置的制造方法及半导体装置，特别是涉及具有通过溶液氧化形成的、并渗氮的氧化膜的半导体装置的制造方法及半导体装置。
背景技术
近来，为了提高在一个半导体基板上形成的多个晶体管中的例如CMOS型(互补型的金属—氧化膜—半导体)装置的晶体管的驱动能力(高速化)，要求对栅极绝缘膜进行薄膜化处理，使其膜厚达到1～3nm。另一方面，在虽然不需要高速驱动，但由于输出入信号等的缘故，需要处理比较高的电压的晶体管中，为了抑制栅极绝缘膜的漏电流，却需要具有比较厚的栅极绝缘膜，这时的膜厚为7～10nm。由于这些晶体管搭载在一个半导体装置上，所以需要在同一个基板上形成厚度不同的2种以上的栅极绝缘膜。
在现有技术中，栅极绝缘膜主要采用能够形成具有优良特性的氧化膜的热氧化法(例如，参阅VLSI技术(VLSI Technology)、McGraw-Hill社发行、S.M.Sze编辑、1984年、131～168页。)，将半导体基板氧化后形成。为了在一个半导体基板上形成厚度不同的2种栅极绝缘膜，通常采用下述方法进行：用热氧化法形成第1栅极绝缘膜，然后通过布图，去掉其中一部分，再在去掉的部位用热氧化法形成第2栅极绝缘膜。另外，还对除热氧化法之外形成栅极绝缘膜的方法进行着各种研究(参阅专利第2937817号公报、特开平10-50701号公报、特开平10-223629号公报、特开平11-214386号公报、特开2002-64093号公报)。
作为旨在提高驱动能力而使栅极绝缘膜变薄的手法，还采用通过在一氧化氮中的缓冷处理，往栅极绝缘膜中渗氮，以便使电性的膜厚变薄的方法。所谓电性的膜厚，是指利用静电电容测量的厚度，尽管物理性的膜厚相同，但其膜厚却随着介电常数的不同而不同：介电常数越大，这种膜厚便越小。由于渗氮后的氮氧化物的电介常数比二氧化硅大，所以渗氮后可以使其电性的膜厚变小，从而能提高晶体管的驱动能力。作为向硅氧化膜的栅极绝缘膜中渗氮的方法，使用等离子体的方法已众所周知。(参阅特开平10-79509号公报)
另外，向栅极绝缘膜渗氮后，还如特开平10-79509号公报所叙，可以抑制被掺入栅电极的掺杂剂穿过栅极绝缘膜，到达基板。下面，对此做进一步的阐述。
在CMOS晶体管中，往往采用将硼(Boron)作为P沟道晶体管的栅电极掺杂剂、将磷(Phosphorous)作为N沟道晶体管的栅电极掺杂剂的双栅极结构。可是，由于硼的扩散系数比磷大，所以在晶体管形成后的热处理中，容易在栅极绝缘膜中扩散，到达沟道区。这就是所谓的“硼的渗出”现象，它会导致临界值电压大幅度变动，以及使晶体管驱动能力下降等。栅极绝缘膜越薄，这种硼的渗出就越多。可是，往栅极绝缘膜渗氮后，这种硼的渗出就能受到抑制。
在采用现有技术形成多个栅极绝缘膜的方法时，通过晶体管洗涤去掉光致抗蚀剂的工序后，第1栅极绝缘膜就被蚀刻，其膜厚就要减少，再通过形成第2栅极绝缘膜的工序后，其膜厚又要增加。这使第1栅极绝缘膜的膜厚不容易控制，而且在膜质方面，也由于膜的蚀刻和追加氧化，所以其膜质难以确保。
如果再考虑形成厚度不同的3种(例如：7nm、3nm、1.5nm)栅极绝缘膜的情况，由于第2栅极绝缘膜是3nm，比较薄，所以在形成厚度为1.5nm的第3栅极绝缘膜时，膜厚减少及膜厚增加的影响比对厚度为7nm的第1栅极绝缘膜的影响大得多。就是说，控制第2栅极绝缘膜的膜厚，使之始终保持一定的厚度非常困难，由于追加氧化所增加的膜厚在整个膜厚中所占的比例增大，所以整体的膜质也大大下降。
另外，将栅极绝缘膜变薄后，采用特开平10-79509号公报所述的方法，形成氮氧化膜时，存在着氮等离子体的电子能极其高(约为50～1000eV)的问题。例如：假设要渗氮的栅极绝缘膜的厚度为1.5nm，那么氮等离子体即使是在特开平10-79509号公报所述能量范围中为最低的50eV，也能轻易穿过栅极绝缘膜，使硅基板氮化。其结果，即使在氮等离子体暴露前的膜厚是1.5nm左右，在氮等离子体暴露后，由于硅基板被氮化，氮化部分的合计厚度超过2nm，尽管好容易形成1.5nm的氧化膜，却最终无法获得较薄的膜厚。1nm左右的栅极绝缘膜也如此，比50eV更高的能量，问题就更严重了。硅基板的氮化，不仅使膜厚增加，还使其驱动能力随着迁移率的下降而下降，并且使可靠性下降。
发明内容
本发明就是针对这种情况研制的，其目的在于提供能精确控制膜厚，形成适应高速驱动需要的较薄的栅极绝缘膜，进而能进行不会穿透到半导体基板侧的氮化的半导体装置的制造方法，以及具有膜质良好的薄栅极绝缘膜、半导体基板侧几乎未被氮化的半导体装置。
本发明的第1半导体装置的制造方法，包括：在表面至少一部分具有硅层的半导体基板的该硅层的表面，利用含有氧化剂的溶液，形成氧化膜的工序；将所述氧化膜暴露在具有5eV以下的电子能、含氮的等离子体中形成氮氧化膜的工序。
在形成所述氧化膜的工序之前，还具有利用STI形成元件分离区域的工序。
本发明的第2半导体装置的制造方法，包括：将在半导体基板的表面形成的第1氧化膜的一部分去掉的工序；在所述半导体基板的去掉所述第1氧化膜的部位，利用含氧化剂的溶液，形成第2氧化膜的工序；将所述第1氧化膜及所述第2氧化膜暴露在具有5eV以下的电子能、含氮的等离子体中形成氮氧化膜的工序。
在形成所述第2氧化膜的工序之后，还具有：将该第2氧化膜或所述第1氧化膜的一部分去掉的工序；在所述半导体基板的去掉所述第1氧化膜或第2氧化膜的一部分部位，利用含氧化剂的溶液，形成第3氧化膜的工序；在形成所述氮氧化膜的工序中，也将所述第3氧化膜形成氮氧化膜。
所述第2氧化膜的厚度，小于所述第1氧化膜的厚度。
在某种适当的实施方式中，所述第1氧化膜由热氧化或等离子体氧化形成。
在某种适当的实施方式中，所述第1氧化膜由高氯酸溶液形成。
所述等离子体中的离子密度，在5×109cm-3以上，1×1012cm-3以下。
所述等离子体中的温度，在0℃以上，500℃以下。
所述等离子体，是从感应耦合等离子体、磁控管等离子体(magnetronplasma)、螺旋极化波等离子体(helicon wave plasma)及表面波等离子体组成的一群等离子体中选择一个。
所述氧化剂是硝酸。
在形成所述氮氧化膜的工序后，还包括在含氧的气体介质中对所述半导体基板进行热处理的工序。
在所述热处理工序中，处理温度在800℃以上、1100℃以下，处理时间在10秒以上、120秒以下。
本发明的第1半导体装置，是具有半导体基板、在该半导体基板上形成的栅极绝缘膜、在该栅极绝缘膜上形成的栅电极的半导体装置，所述栅极绝缘膜，以二氧化硅为主要成分，含氮，物理性膜厚在0.3nm以上、3nm以下；所述栅极绝缘膜中的所述氮浓度，在该栅极绝缘膜厚度方向上、距形成所述栅电极侧的面1nm以内最大，所述氮的最大浓度，是5原子％以上、100原子％以下；在所述半导体基板和所述栅电极绝缘膜的界面中的氮浓度，在1.5原子％以下。
本发明的第2半导体装置，是具有半导体基板、在该半导体基板上形成的栅极绝缘膜、在该栅极绝缘膜上形成的栅电极的半导体装置，所述栅极绝缘膜，利用电容一电压法测量的电性膜厚在0.3nm以上；所述栅极绝缘膜中的所述电性膜厚，比在物理性膜厚和该栅极绝缘膜相同的二氧化硅膜的电性膜厚的0％大，在90％以下；外加0.5V以上、2V以下的驱动电压时，流过所述栅极绝缘膜的漏电流，在流过所述二氧化硅膜的漏电流的1/10000以上、1/3以下。
所述栅极绝缘膜，以含氮的二氧化硅为主要成分，含氮。
所述栅极绝缘膜，电性膜厚在0.3nm以上、3nm以下。
本发明的第3半导体装置，是具有半导体基板、在该半导体基板上形成的栅极绝缘膜、在该栅极绝缘膜上形成的栅电极的半导体装置，所述栅极绝缘膜，以二氧化硅为主要成分，含氮，物理性膜厚在0.3nm以上、3nm以下；所述二氧化硅，是利用含氧化剂的溶液形成。
附图说明
图1是用模式剖面表示本发明的第1实施示例的工艺流程图。
图2是用模式剖面表示本发明的第2实施示例的工艺流程图。
图3是用模式剖面表示本发明的第3实施示例的前半部分的工艺流程图。
图4是用模式剖面表示本发明的第3实施示例的后半部分的工艺流程图。
图5是表示本发明的第3实施示例形成的栅极绝缘膜厚度方向氮分布的图形。
图6是表示氧化膜换算脂厚和漏电流的关系的图形。
图7是表示本发明第4实施示例的模式剖面图。
图8是用模式剖面表示比较例的工艺流程图。
图9是表示比较例形成的栅极绝缘膜厚度方向氮分布的图形。
图中：；1-硅基板(半导体基板)；2-元件分离区域；3-第1栅极氧化膜(第1氧化膜)；4-第1氧化膜的去掉部分；5、25-光致抗蚀剂；6、76-第2栅极氧化膜(第2氧化膜)；7-热硝酸；8、18、28-等离子体；9-第3栅极氧化膜(第3氧化膜)；11-第1栅极绝缘膜(第1氮氧化膜)；12-第2栅极绝缘膜(第2氮氧化膜)；14-第3栅极绝缘膜(第3氮氧化膜)；14-第2氧化膜的去掉部分；15-侧壁；21-第1栅电极；22-第2栅电极；23-第3栅电极；24、52-栅电极；31-栅极氧化膜(氧化膜)；32、51-栅极绝缘膜(氮氧化膜)；100-半导体装置；200-半导体装置；300-半导体装置；400-半导体装置。
具体实施方式
首先，叙述本发明申请人对采用热氧化法进行的栅极氧化膜(绝缘膜)的薄膜化和等离子体氮化所作的、直到本发明为止的研究过程。
采用热氧化形成3种厚度的栅极氧化膜时，膜厚最厚的输出入系的第1栅极氧化膜的膜厚是7nm左右，在去掉光致抗蚀剂后的洗涤中，被蚀刻掉0.4nm左右，在形成第2栅极氧化膜时，即使膜厚增加0.2nm，其膜厚变化量，对原先的膜厚来说，也只有3％左右。可是，如果考虑到第2栅极氧化膜的膜厚是2.8nm、第3栅极氧化膜的膜厚是1.6nm，那么第2栅极氧化膜的膜厚2.8nm，在形成第3栅极氧化膜之前的晶片洗涤中被蚀刻掉0.4nm，在其后形成第3栅极氧化膜时的1.6nm的氧化过程中膜厚增加0.1nm左右，合计减少0.3nm左右。这种减少，就相当于其整个膜厚的20％，膜厚控制给膜质的影响当然也很大。
进一步，为了利用热氧化膜形成第3栅极氧化膜——1.6nm的极薄的栅极氧化膜，需要用氟化氢酸去掉活性区域表面存在的0.3～1nm左右的自然氧化膜。其理由是：首先，1.6nm的氧化膜被认为只包含5～8左右的原子层，所以如果不去掉自然氧化膜，就很难将膜厚控制在一定的范围内。而且，自然氧化膜虽然在第3栅极氧化膜的厚度中占有百分之好几十，但它却没有作为栅极绝缘膜所需要的良好的特性。所以，必须去掉活性区域上的自然氧化膜。
在这里，如果用氢化氢酸去掉自然氧化膜，第2栅极氧化膜就要再被蚀刻掉1nm左右，膜厚就变成当初的一半(1.5nm)左右。为了将第2氧化膜按照设计值加工成2.8nm，就必须考虑到这些蚀刻量，将起初的膜厚定为4.0nm。
另外，在诸如热氧化之类的高温处理中，要使控制性、均匀性均佳地形成1.6nm这种非常薄的第3栅极氧化膜已经十分不易，而要利用热氧化进一步薄膜化、形成膜厚为1nm或1nm以下的栅极氧化膜，这在实验室的情况另当别论，在生产工序中，采用现有技术的方法可以说是极其困难的。
由此可知，采用现有技术的方法，在栅极氧化膜形成前的晶片洗涤中，已经形成的栅极氧化膜的膜厚要减少；在追加的栅极氧化中，该氧化膜的膜厚则要增加；要再形成1.5nm以下的极薄的栅极氧化膜时，在膜厚控制和膜质控制方面，都存在着很大的难题。
下面，作为比较例，参照附图，讲述我们对利用热氧化形成栅极氧化膜、再通过等离子体进行氮化的工序所作的研究。
图8采用剖面模式图的方式，示出了比较例涉及的双氧化物(不同厚度的2种栅极绝缘膜)的形成流程。
在图8(a)中，示出首先采用热氧化法，在通过STI(Shallow TrenchIsolation)形成元件分离区域72的硅基板上，形成高电压系的第1栅极氧化膜73的状态。该第1栅极氧化膜73，以7nm的膜厚形成。
其次，如图8(b)所示，利用氟化氢酸等，去掉要形成第2栅极绝缘膜的部位(去掉第1氧化膜的部位)74上的第1栅极氧化膜73。这时，将光致抗蚀剂75作为掩膜进行，但在以后的为了去掉光致抗蚀剂75而进行晶片洗涤及第2栅极氧化膜76形成前的晶片洗涤中，第1栅极氧化膜73的膜厚，要比当初的7nm减少0.4nm左右。
再其次，如图8(c)所示，利用热氧化，形成低电压系的膜厚为2.2nm的第2栅极氧化膜76。这时，第1栅极氧化膜的厚增加0.2nm左右，成为6.8nm左右。
接着，如图8(d)所示，将其暴露于具有50～1000eV的电子能的氮等离子体78中，往第1及第2栅极氧化膜73、76中渗氮，作为第1及第2栅极绝缘膜81、82。
最后，如图8(e)所示，在第1及第2栅极绝缘膜81、82上，分别形成第1及第2栅电极91、92，再形成LDD及侧壁85、源极、漏极后，就形成具有多个晶体管(在这里是2个)的半导体装置500。
图9示出这样形成的第1及第2栅极绝缘膜81、82的氮浓度的SIMS(secondary-ion mass spectrometry)分布图。该图是调整等离子体78的能量及时间，使峰值浓度成为5原子％。这时的等离子体78的电子能量大约为10eV，是特开平10-79509号公报所述的最低值的1/5。
如图9(a)所示，在第1栅极绝缘膜81(膜厚7nm)中，氮的浓度分布在距表面(与栅电极91的界面)2nm左右的位置，具有峰值，在4nm附近，氮的浓度几乎为零。所以，对7nm的厚膜，即使使用现有技术，在第1栅极绝缘膜81和硅基板71的界面附近的氮浓度也几乎为零，硅基板71没有被氮化。
可是，如图9(b)所示，在第2栅极绝缘膜82(2nm的薄膜)中，氮浓度的峰值位置，是距与栅电极92的界面2nm的深度的位置。该峰值位置，大致是第2栅极绝缘膜82和硅基板71的界面附近的位置，可知将氮的尾巴拉进硅基板71中。这是由于氮等离子体78的能量，对该膜厚来说，并非十分低的能量，所以它穿过第2栅极绝缘膜82，将硅基板71氮化了的缘故。在这种状态下，用高频CV(电容—电压法)等测量第2栅极绝缘膜82的电性膜厚，由于包括硅基板71被氮化的串联电容，所以比只有第2栅极绝缘膜82时的厚，好不容易实施的栅极氧化膜76的薄膜化及氮化，却不能发挥效果。
因此本申请的发明人，根据以上发现，进行了各种研究，结果便有了涉及膜厚的控制性和膜厚均匀性都好、膜质也好的栅极绝缘膜的本发明。
下面，讲述本发明的实施方式。此外，本发明并不局限于以下的实施方式。
(第1实施方式)
第1实施方式涉及具有厚度不同的2种栅极绝缘膜的半导体装置。
首先，准备至少表面具有硅层的基板。该基板既可以是硅基板，也可以是SOI基板。另外，如果准备硅层的表层是外延层的外延晶片，由于表层没有缺陷，所以可以形成膜质良好的栅极绝缘膜。
其次，利用STI，在基板上形成元件分离区域。
接着，利用热氧化法，在基板表面形成旨在处理输出入信号等电压比较高的信号的第1氧化膜。该氧化膜的厚度约7～10nm左右。此外，形成方法，不局限于热氧化法，还可以采用等离子体氧化及使用高温的高氯酸溶液的氧化法等。这些氧化法，能在短时间内形成比较厚的氧化膜，膜厚也良好，所以宜于作为形成第1氧化膜的方法。
然后，在作为第1栅极绝缘膜要留下的部位，作为掩膜设定光致抗蚀剂，采用蚀刻方法，去掉其它部位的第1氧化膜。
去掉光致抗蚀剂后，将基板在热硝酸(氧化剂)中浸渍，通过溶液氧化，在去掉第1氧化膜的部位形成第2氧化膜。在这里，也可以取代将基板在热硝酸中浸渍的方法，喷涂热硝酸或使热硝酸在基板上流过。第2氧化膜的厚度为0.3～2nm左右。此外，采用这种溶液氧化，第1氧化膜的厚度几乎不会增加。在这里，作为氧化剂，最好用热硝酸，但也可以使用高氯酸等。
再接着，在室温(约20℃)中，将形成2种氧化膜的基板暴露于电子能为5eV以下的含氮的等离子体中，进行氮化。这时，等离子体的能量下限，是能够维持等离子体状态的能量。作为等离子体，最好是感应耦合等离子体、磁控管等离子体、螺旋极化波等离子体或表面波等离子体。等离子体的电子能量为0.5eV以上、3eV以下，就能确保氮不会渗到第2氧化膜下的基板，所以比较理想。等离子体中氮离子的密度，最好在5×109cm-3以上、1×1012cm-3以下。
然后，将被氮化的基板在800℃以上，1100℃以下的氧气气体介质中热处理10～120秒。该热处理，是为了使Si和N的结合牢固。此外，这时，气体介质也可以使用减压氧气气体介质，另外，虽然效果略有下降，但还可以采用氮、氩等非氧化性气体进行热处理。。
再接着，在基板上堆积聚脂硅膜，掺入杂质，通过布图，形成栅电极。
采用本实施方式后，可以使膜厚的均匀性及再现性均佳地形成很薄的氧化膜——第2氧化膜，还可以很容易地形成采用热氧化法很难形成的1.6nm以下的氧化膜。另外，采用溶液氧化形成的氧化膜，膜质好，采用低能量、高密度的氮离子体进行氮化，所以可以使采用电容—电压法测量的电性膜厚变小，降低漏电流。此外，二氧化硅膜的电性膜厚，是物理性膜厚十0.2～0.3nm，但在本实施方式的被氮化的氧化膜的电性膜厚，却与物理性膜厚基本相同或略微厚一点。
另外，本实施方式的栅极绝缘膜，以二氧化硅为主要成分，含氮。所谓“以二氧化硅为主要成分，含氮”，是指二氧化硅中的硅与氮的摩尔比在1％以上、50％以下，它意味着该栅极绝缘膜与硅氮化膜不同。
本实施方式的元件分离区域，利用STI形成。由于STI是将绝缘物质埋入硅层的手法，所以象热氧化那样，在高温工艺中，氧化剂也要将元件分离区域的内壁氧化，这样就会在元件分离区域内部出现氧化引起的体积膨胀，产生应力。如果为了缓和应力，就得提高温度，引起粘性流动，这时不希望杂质扩散。可是，在本实施方式中，由于第2氧化膜是通过温度比较低的溶液氧化形成的，所以氧化剂没有扩散到元件分离区域内，元件分离区域的内壁未被氧化，没有产生应力，所以不需要缓和应力。
另外，在本实施方式中，半导体基板只要是至少表面含Si的基板就行，例如，也可以是SiGe基板等。
(第2实施方式)
第2实施方式，在形成厚度不同的3种氧化膜这一点上，与第1实施方式不同，所以以与第1实施方式不同之点为中心讲述。
和第1实施方式一样，在基板上形成第1氧化膜、第2氧化膜。
接着，在作为第1及第2栅极绝缘膜而留下的部位，作为掩膜，设置光致抗蚀剂，采用蚀刻方法，将其它部位的第1或第2氧化膜去掉。
去掉光致抗蚀剂后，将基板浸渍于热硝酸(氧化剂)中，在去掉第1或第2氧化膜的部位，通过溶液氧化形成第3氧化膜。第3氧化膜的厚度，最好小于第2氧化膜的厚度，为0.3～3nm左右。
其后，与第1实施方式一样，进行氮化和形成栅电极。
在本实施方式中，可以使膜厚的均匀性及再现性均佳地形成第2及第3氧化膜，可以轻而易举地形成用热氧化法很难形成的1.6nm以下的氧化膜。特别在形成第3氧化膜之际，第2氧化膜只被蚀刻，膜厚不会增加，所以第2氧化膜的膜厚容易控制，膜质也能保持良好。另外，由溶液氧化形成的氧化膜的膜质好，由于采用低能量、高密度的氮等离子体进行氮化，所以能使采用电容—电压法测量的电性膜厚变小，减少漏电流。
[实施示例]
下面，参阅附图，讲述采用本发明的实施示例。在以下的图纸中、为使说明简洁，对实际上具有相同功能的结构要素，用相同的符号表示。
(第1实施示例)
现在，使用图1所示的用模式剖面表示的工艺流程图，讲述具有厚度不同的2种栅极绝缘膜11、12的半导体装置100涉及的本发明的第1实施示例。
首先，如图1(a)所示，在将P型电阻率为0.01～0.02Ωcm的(100)面作为主面的硅基板上形成电阻率为10～15Ωcm、膜厚为5μm的外延层的外延晶片(半导体基板)1上，通过STI(Shallow Trench Isolation)，形成深度为250nm，分离宽度为200nm的元件分离区域2、2、2。并进行井(well)形成、向活性区域注入用于调整临界值电压的离子的掺杂。使用50℃的SC-1洗净液(NH4OH:H2O2:H2O)，将该半导体基板1洗净后，使用稀释氟化氢酸去掉表面的自然氧化膜。然后在RTP装置里，在1050℃、H2/O2的混合气体介质中，通过热氧化法形成膜厚7.2nm的第1栅极氧化膜(第1氧化膜)3。此外，利用SC-1洗净液进行的洗净法，是RCA洗净法(W.Kern，D.Apluien：RCA评论31、187页、1970年)这种众所周知的方法。
这时，第1氧化膜3，被元件分离膜2、2、2分割，朝形成第1栅极绝缘膜11的区域和形成第2栅极绝缘膜12的区域的两个方向成长。其后，如图1(b)所示，在形成第1栅极绝缘膜11的区域上，作为掩膜，形成光致抗蚀剂5，用稀释的氟化氢酸蚀刻后，去掉形成第2栅极绝缘膜12的区域上的第1氧化膜3。
接着，如图1(c)所示，用130℃的硫酸·过氧化氢的混合液去掉光致抗蚀剂，然后在80℃的50％的热硝酸7中浸渍30分，在去掉第1氧化膜3的部位4上形成膜厚为1.4nm的第2栅极氧化膜(第2氧化膜)6——SiO2膜。使用偏振光分析测定法测量该第2氧化膜6的膜厚均匀性，在200mm晶片面内是0.01nm(σ)。另一方面，这时的第1氧化膜3的平均膜厚是7nm。
然后，如图1(d)所示，将第1氧化膜和第2氧化膜6在由感应耦合等离子体(12.56MHz、500W的条件)在室温(30℃)中生成的电子能为1.0eV的氮等离子体8中暴露20秒钟。这时的温度是室温(30℃)，氮等离体8中的离子密度是5×1010cm-3。此外，这时，作为添加气体，使用了氦。经过这一氮等离子体8的暴露，第1及第2氧化膜3、6，被改质成第1及第2栅极绝缘膜——氮氧化膜11、12。
接着，在1000℃、5Torr的氧气氛中进行20秒钟的热处理。
其次，如图1(e)所示，在620℃中堆积150nm厚的多晶硅膜，往N沟道栅极掺磷，往P沟道栅极掺硼，采用众所周知的图刻蚀法布图，和干蚀刻术进行栅电极21、22的加工。
然后，往LDD区域注入离子，再通过使用650℃的TEOS(tetra ethylortho silicate)的减压CVD进行堆积，和整体腐蚀(etch back)形成侧壁15。接着通过离子注入，往N沟道掺砷，往P沟道掺硼，形成源漏区。最后再进行通常的层间膜工序、布线工序。
采用高频CV(电容—电压法)测量法，对这样形成的第1栅极绝缘膜11及第2栅极绝缘膜12的电性膜厚进行了测量，结果是：第1栅极绝缘膜11为7.2nm，第2栅极绝缘膜12为1.4nm。此外，这时将二氧化硅的介电常数作为3.9进行了测量。物理性膜厚，第1栅极绝缘膜11为7.0nm，第2栅极绝缘膜12为1.4nm。此外，采用高频CV测量法，对物理性膜厚为1.4nm的二氧化硅膜进行了测量，结果是：电性膜厚为1.6nm。另外，使用SIMS测量第1及第2栅极绝缘膜11、12的厚度方向的氮的分布状况，结果确认：在距栅极绝缘膜11、12的形成栅电极21、22侧的面为0.5nm的位置处，具有10原子％的峰值的氮浓度分布。另外，在第1栅极绝缘膜11和半导体基板1的界面的部位，氮浓度在0.01原子％以下；在第2栅极绝缘膜12和半导体基板1的界面的部位，氮浓度在1.0原子％以下。它们都表明：半导体基板1基本上未被氮化。
(第2实施示例)
使用图2所示的用模式剖面表示的工艺流程图，讲述具有1种栅极绝缘膜32的半导体装置200涉及的本发明的第2实施示例。
首先，如图2(a)所示，在将P型电阻率为0.01～0.02Ωcm的(100)面作为主面的硅基板上形成电阻率为10～15Ωcm、膜厚为5μm的外延层的外延晶片(半导体基板)1上，通过STI(Shallow Trench Isolation)，形成深度为250nm，分离宽度为200nm的元件分离区域2，2，2。并进行井形成、向活性区域注入用于调整临界值电压的离子的掺杂。
然后，如图2(b)所示，使用50℃的SC-1洗净液(NH4OH:H2O2:H2O)，将该半导体基板洗净后，使用稀释氟化氢酸去掉表面的自然氧化膜。接着，在80℃的50％的热硝酸7中浸渍10分钟，堆积膜厚为1.1nm的栅极氧化膜31——SiO2膜。使用偏振光分析测定法测量膜厚，这时面内的膜厚分布是0.01nm(σ)。
接着，如图2(c)所示，将栅极氧化膜31在由13.56MHz、300W的磁控管等离子体形成的氮等离子体18中暴露15秒钟，将其改质成栅极绝缘膜的氮氧化膜32。这时的温度是室温(30℃)，氮等离体18中的离子密度是3×1010cm-3。此外，这时，不使用添加气体，只使用氮生成等离子体。氮等离子体的电子能推断在1eV以下。
接着，如图(d)所示，在620℃中堆积150nm厚的多晶硅膜，是N沟道栅极时掺磷，是P沟道栅极时掺硼，采用众所周知的图刻蚀法布图，和干蚀刻术进行栅电极24的加工。
然后，往LDD区域27，27注入离子，再通过使用650℃的TEOS(tetraethyl ortho silicate)的减压CVD进行堆积，和整体腐蚀形成侧壁15。接着通过离子注入，往N沟道掺砷，往P沟道掺硼，形成源漏区。最后再进行通常的层间膜工序、布线工序。
采用高频CV(电容—电压法)测量法，对这样形成的栅极绝缘膜32的电性膜厚进行了测量，结果是：电性膜厚为1.1nm。物理性膜厚为1.1nm。此外，采用高频CV测量法，对物理性膜厚为1.1nm的二氧化硅膜进行了测量，结果是：电性膜厚为1.3nm。另外，使用SIMS测量栅极绝缘膜32的厚度方向的氮的分布状况，结果确认：在距栅极绝缘膜32的形成栅电极24侧的面为0.5nm的位置处，具有8原子％的峰值的氮浓度分布。另外，还确认：在栅极绝缘膜32和半导体基板1的界面的部位，氮浓度在1.0原子％以下，半导体基板1基本上未被氮化。
(第3实施示例)
现在，使用图4所示的用模式剖面表示的工艺流程图，讲述具有厚度不同的3种栅极绝缘膜11、12、13的半导体装置300涉及的本发明的第3实施示例。
首先，如图3(a)所示，在将P型电阻率为0.01～0.02Ωcm的(100)面作为主面的硅基板上形成电阻率为10～15Ωcm、膜厚为5μm的外延层的外延晶片(半导体基板)1上，通过STI(Shallow Trench Isolation)，形成深度为250nm，分离宽度为200nm的元件分离区域2、2、2、2。并进行井(well)形成、向活性区域注入用于调整临界值电压的离子的掺杂。使用50℃的SC-1洗净液(NH4OH:H2O2:H2O)，将该半导体基板1洗净后，使用稀释氟化氢酸去掉表面的自然氧化膜。然后在RTP装置里，在1050℃、H2/O2的混合气体介质中，通过热氧化法形成膜厚5.5nm的第1栅极氧化膜(第1氧化膜)3。
这时，第1氧化膜3，被元件分离膜2、2、2、2分割，在形成第1栅极绝缘膜11的区域、形成第2栅极绝缘膜12的区域及形成第3栅极绝缘膜13的区域一齐成长。其后，如图3(b)所示，在形成第1栅极绝缘膜11的区域上，作为掩膜，形成光致抗蚀剂5，用稀释的氟化氢酸蚀刻后，去掉形成第2栅极绝缘膜12的区域及形成第3栅极绝缘膜13的区域上的第1氧化膜3。
接着，如图3(c)所示，用130℃的硫酸·过氧化氢的混合液去掉光致抗蚀剂，然后在80℃的50％的热硝酸7中，将半导体基板1浸渍60分钟，在去掉第1氧化膜3的部位4上形成膜厚为2nm的第2栅极氧化膜(第2氧化膜)6——SiO2膜。
其后，如图3(d)所示，在形成第1栅极绝缘膜11的区域及形成第2栅极绝缘膜12的区域上，作为掩膜，形成光致抗蚀剂25，用稀释的氟化氢酸蚀刻后，去掉形成第3栅极绝缘膜13的区域上的第2氧化膜6。
再接着，如图4(a)所示，用130℃的硫酸·过氧化氢的混合液去掉光致抗蚀剂25，然后在80℃的50％的热硝酸7中，将半导体基板1浸渍10分钟，在去掉第2氧化膜3的部位14上形成膜厚为1.1nm的第3栅极氧化膜(第3氧化膜)9——SiO2膜。这时，第1氧化膜3的平均膜厚仍然是5.5nm，第2氧化膜6仍然是2nm。
使用偏振光分析测定法测量该第2氧化膜6及第3氧化膜9的膜厚均匀性，都在200mm晶片面内是0.01nm(σ)。
在该工序中，形成膜厚为5.5nm的第1氧化膜3、膜厚为2nm的第2氧化膜6、膜厚为1.1nm的第3氧化膜9等3种膜厚的栅极氧化膜。
然后，如图4(b)所示，将形成这些氧化膜3、6、9的半导体基板1在微波激发的表面波等离子体的1500W、400℃的氮等离子体28中暴露10秒钟。这时，作为添加气体，使用了氩。这时的推断电子能为1eV左右，氮等离体28中的离子密度是7×1010cm-3。
接着，在1000℃、5Torr的氧气氛中进行20秒钟的热处理。
其次，如图4(c)所示，在620℃中堆积150nm厚的多晶硅膜，往N沟道栅极掺磷，往P沟道栅极掺硼，采用众所周知的图刻蚀法布图，和干蚀刻术进行栅电极21、22、23的加工。
然后，往LDD区域注入离子，再通过使用650℃的TEOS(tetra ethylortho silicate)的减压CVD进行堆积，和整体腐蚀形成侧壁15。接着通过离子注入，往N沟道掺砷，往P沟道掺硼，形成源漏区。最后再进行通常的层间膜工序、布线工序。
采用高频CV(电容—电压法)测量法，对这样形成的第1栅极绝缘膜11、第2栅极绝缘膜12及第3栅极绝缘膜13的电性膜厚进行了测量，结果是：第1栅极绝缘膜11为5.7nm，第2栅极绝缘膜12为1.9nm，第3栅极绝缘膜13为1.0nm。另外，物理性膜厚，第1栅极绝缘膜11为5.5nm，第2栅极绝缘膜12为2.0nm，第3栅极绝缘膜13为1.0nm。此外，采用高频CV测量法，对物理性膜厚为2.0nm的二氧化硅膜进行了测量，结果是：电性膜厚为2.2nm；物理性膜厚为1.1nm的，电性膜厚为1.3nm。
图5是表示本实施方式涉及的半导体装置的3种栅极绝缘膜11、12、13的厚度方向的氮浓度的SIMS分布的图形。正如在第1实施示例中所述，氮浓度的峰值位置，是距膜表面(与栅电极的界面)约0.5nm处，峰值浓度为12原子％。该氮分布图，3种膜厚都大致相同。即使对基区氧化膜最薄的1.1nm的栅极绝缘膜13来说，在栅极绝缘膜13和半导体基板1的界面的氮浓度，也在1原子％以下，几乎看不到基板1侧的氮化。这样，使用高CV测量的电性膜厚，可以得到最薄的值——1.0nm。还发现该第3栅极绝缘膜13的漏电流，与相同的物理性膜厚的热氧化膜相比，漏电流减少了2位数(约1/100)，从而确认：利用化学氧化膜形成基区氧化膜，和其后的由低能量、高密度的氮等离子体进行的氮化，在降低极薄的栅极绝缘膜的漏电流、减少电性膜厚上极其有效。。
下面，对漏电流作一讲述。
图6示出向用热氧化法形成的硅氧化膜和采用本发明的方法形成的、氧化膜换算膜厚为0.8～1.8nm的膜厚的氮氧化膜(栅极绝缘膜)外加2V的驱动电压时的漏电流的情况。所谓“氧化膜换算膜厚”，是作为某种膜的膜厚，用电性膜厚与该膜的电性膜厚相同的二氧化硅膜的物理性膜厚表示的厚度。
一般来说，栅极氧化膜的薄膜化，要带来流过栅极氧化膜的漏电流的增大。二氧化硅膜的传递机构，通常依靠Fowler-Nordhim沟道电流。但在膜厚不足3.5nm的区域，直接沟道电流却占主导地位，膜厚每减少0.2nm，漏电流就要增大10倍。因此，膜厚在2.6nm以下后，晶体管里的漏电流中，流过栅极绝缘膜的漏电流就不能忽视，在现有技术的栅极绝缘膜中，降低这种漏电流，也是其重大课题之一。可是，采用本发明形成的氮氧化膜的漏电流，与热氧化形成的硅氧化膜的漏电流相比，小1.5～2位数。在图6所示的范围内，本发明涉及的氮氧化膜的漏电流，大约是相同的物理性膜厚的热氧化膜的漏电流的1/20～1/100。它表明使用热硝酸形成的化学氧化膜的优异的膜质，和采用低能量的氮等离子体暴露后形成氮氧化膜的有效性。
(第4实施方式)
现在，使用图7，讲述本发明的第4实施示例。
图7是作为由金属—绝缘膜—半导体构成的场效应晶体管或电容器的实施示例，省略实际上进行的源·漏工序、LDD工序、井工序、分离工序等与本发明没有直接关系的工序的MIS结构的半导体装置400的模式图。在由硅构成的半导体基板1上，通过在浓度为50％、温度为80℃的热硝酸中浸渍而形成膜厚为1.5nm的氧化膜。通过将该氧化膜暴露在由感应耦合型等离子体产生的由氮气和氦气的混合气体生成的离子密度为2×1010cm-3的氮等离子体中，使氮原子渗入氧化膜，形成栅极绝缘膜51。这时，将氮的峰值，调整成位于距栅极绝缘膜51的表面0.5nm处。该峰值的氮浓度是16原子％。另外，在栅极绝缘膜51和半导体基板1的界面中的氮浓度是0.9原子％。
然后，作为栅电极52，在这里堆积作为杂质掺入硼的多晶硅膜。
这样，作为栅极绝缘膜51中的氮分布，使之在电极侧为高浓度，在硅基板1和栅极绝缘膜51的界面处的氮浓度则为1原子％左右，从而使表面侧的高浓度氮能抑制电极52——多晶硅膜中硼的扩散。所以，可以防止硼在栅极绝缘膜51中扩散，防止硼向栅极绝缘膜正下方的基板1的硅扩散，防止迁移率下降，以及临界值电压的变动。另外，栅极绝缘膜51，由于具有高浓度的氮，所以其介电常数比二氧化硅膜所固有的介电常数3.9大，其结果，在物理膜厚与二氧化硅膜相同的时，可以得到更高的静电电容。换言之，可以获得比二氧化硅膜薄的电性膜厚，可以提高晶体管的驱动能力。
另外，在栅极绝缘膜51和硅基板1界面处存在高浓度的氮时，会带来由这些高浓度的氮造成的杂质散乱，以及产生界面能级和固定电荷，从而使晶体管的迁移率和临界值电压出现变动等问题。可是，象本实施示例这样，界面处的氮浓度为1原子％时，就能抑制源自界面结合的紊乱而由悬空键及破碎键导致的界面特性的劣化。这是因为伴随着原先二氧化硅膜和硅的异种材料的结合，存在与将存在于界面附近的悬空键及破碎键的悬空键作为终端的量相应的界面氮量的缘故，该氮量过剩时，不仅会将悬空键作为终端，而且连正常的结合，也被氮置换，从而要产生副作用。另外，栅极绝缘膜中的高浓度的氮，还使漏电流减少。所以采用本实施示例的栅极绝缘膜后，能够实现现有技术的二氧化硅膜所没有的、低漏电流而且高电介常数，可以大幅度提高晶体管的性能。
综上所述。利用氧化剂的热硝酸，形成氧化膜，将该氧化膜暴露在具有5eV以下的电子能、含氮的等离子体中，形成氮氧化膜——栅极绝缘膜，用它形成半导体装置，所以该半导体装置的栅极绝缘膜，膜厚均匀，而且能再现性极佳地获得相同的膜厚，膜质也优异，而且电性膜厚小，漏电流也小。

Claims (23)

1、一种半导体装置的制造方法，其特征在于：包括：在表面至少一部分具有硅层的半导体基板的该硅层的表面，利用含有氧化剂的溶液，形成氧化膜的工序；和
将所述氧化膜暴露在具有5eV以下的电子能、含氮的等离子体中形成氮氧化膜的工序。
2、如权利要求1所述的半导体装置的制造方法，其特征在于：在形成所述氧化膜的工序之前，还具有通过STI形成元件分离区域的工序。
3、一种半导体装置的制造方法，其特征在于：包括：将在半导体基板的表面上形成的第1氧化膜的一部分去掉的工序；
在所述半导体基板的被去掉所述第1氧化膜的部位，利用含氧化剂的溶液，形成第2氧化膜的工序；和
将所述第1氧化膜及所述第2氧化膜暴露在具有5eV以下的电子能、含氮的等离子体中形成氮氧化膜的工序。
4、如权利要求3所述的半导体装置的制造方法，其特征在于：在形成所述第2氧化膜的工序之后，还具有：将该第2氧化膜或所述第1氧化膜的一部分去掉的工序；和
在所述半导体基板的被去掉所述第2氧化膜或第1氧化膜的一部分的部位，利用含氧化剂的溶液，形成第3氧化膜的工序，
在形成所述氮氧化膜的工序中，也将所述第3氧化膜形成氮氧化膜。
5、如权利要求3所述的半导体装置的制造方法，其特征在于：所述第2氧化膜的厚度，小于所述第1氧化膜的厚度。
6、如权利要求3所述的半导体装置的制造方法，其特征在于：所述第1氧化膜由热氧化或等离子体氧化形成。
7、如权利要求3所述的半导体装置的制造方法，其特征在于：所述第1氧化膜由高氯酸溶液形成。
8、如权利要求1所述的半导体装置的制造方法，其特征在于：所述等离子体中的离子密度，在5×109cm-3以上，1×1012cm-3以下。
9、如权利要求3所述的半导体装置的制造方法，其特征在于：所述等离子体中的离子密度，在5×109cm-3以上，1×1012cm-3以下。
10、如权利要求1所述的半导体装置的制造方法，其特征在于：所述等离子体的温度，在0℃以上，500℃以下。
11、如权利要求3所述的半导体装置的制造方法，其特征在于：所述等离子体的温度，在0℃以上，500℃以下。
12、如权利要求1所述的半导体装置的制造方法，其特征在于：所述等离子体，是从感应耦合等离子体、磁控管等离子体、螺旋极化波等离子体及表面波等离子体组成的一群等离子体中选择一个。
13、如权利要求3所述的半导体装置的制造方法，其特征在于：所述等离子体，是从感应耦合等离子体、磁控管等离子体、螺旋极化波等离子体及表面波等离子体组成的一群等离子体中选择一个。
14、如权利要求1所述的半导体装置的制造方法，其特征在于：所述氧化剂是硝酸。
15、如权利要求3所述的半导体装置的制造方法，其特征在于：所述氧化剂是硝酸。
16、如权利要求1所述的半导体装置的制造方法，其特征在于：在形成所述氮氧化膜的工序后，还包括在含氧的气体介质中对所述半导体基板进行热处理的工序。
17、如权利要求3所述的半导体装置的制造方法，其特征在于：在形成所述氮氧化膜的工序后，还包括在含氧的气体介质中对所述半导体基板进行热处理的工序。
18、如权利要求16所述的半导体装置的制造方法，其特征在于：在所述热处理工序中，处理温度在800℃以上、1100℃以下，处理时间在10秒以上、120秒以下。
19、如权利要求17所述的半导体装置的制造方法，其特征在于：在所述热处理工序中，处理温度在800℃以上、1100℃以下，处理时间在10秒以上、120秒以下。
20、一种半导体装置，是具有半导体基板、在该半导体基板上形成的栅极绝缘膜、和在该栅极绝缘膜上形成的栅电极的半导体装置，其特征在于：
所述栅极绝缘膜，以二氧化硅为主要成分且含氮，物理性膜厚在0.3nm以上、3nm以下；
所述栅极绝缘膜中的所述氮浓度，在该栅极绝缘膜厚度方向上，距形成所述栅电极侧的面1nm以内为最大；
所述氮的最大浓度，是5原子％以上、100原子％以下；
在所述半导体基板与所述栅极绝缘膜的界面中的氮浓度，在1.5原子％以下。
21、一种半导体装置，是具有半导体基板、在该半导体基板上形成的栅极绝缘膜、和在该栅极绝缘膜上形成的栅电极的半导体装置，其特征在于：
所述栅极绝缘膜，利用电容一电压法测量的电性膜厚在0.3nm以上；
所述栅极绝缘膜的所述电性膜厚，比在物理性膜厚上与该栅极绝缘膜相同的二氧化硅膜的电性膜厚的0％大，在90％以下；
当施加0.5V以上、2V以下的驱动电压时，流过所述栅极绝缘膜的漏电流，在流过所述二氧化硅膜的漏电流的1/10000以上、1/3以下。
22、如权利要求21所述的半导体装置，其特征在于：所述栅极绝缘膜，以二氧化硅为主要成分且含氮。
23、一种半导体装置，是具有半导体基板、在该半导体基板上形成的栅极绝缘膜、和在该栅极绝缘膜上形成的栅电极的半导体装置，
所述栅极绝缘膜，以二氧化硅为主要成分且含氮，物理性膜厚在0.3nm以上、3nm以下；
所述二氧化硅，是利用含氧化剂的溶液形成的。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110233095A (zh) * 2018-03-05 2019-09-13 中芯国际集成电路制造(上海)有限公司 栅介质层、场效应管的制造方法及场效应管器件

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2006024605A (ja) * 2004-07-06 2006-01-26 Sanyo Electric Co Ltd 半導体集積回路装置の製造方法
US7087476B2 (en) * 2004-07-28 2006-08-08 Intel Corporation Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit
JP2007273769A (ja) * 2006-03-31 2007-10-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7268028B1 (en) * 2006-04-17 2007-09-11 International Business Machines Corporation Well isolation trenches (WIT) for CMOS devices
JP2007317741A (ja) * 2006-05-23 2007-12-06 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
US8871595B2 (en) 2007-05-25 2014-10-28 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US8093128B2 (en) * 2007-05-25 2012-01-10 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8723827B2 (en) 2009-07-28 2014-05-13 Cypress Semiconductor Corporation Predictive touch surface scanning
US8450221B2 (en) * 2010-08-04 2013-05-28 Texas Instruments Incorporated Method of forming MOS transistors including SiON gate dielectric with enhanced nitrogen concentration at its sidewalls
KR20120107762A (ko) 2011-03-22 2012-10-04 삼성전자주식회사 반도체 소자의 제조 방법
JP6083930B2 (ja) * 2012-01-18 2017-02-22 キヤノン株式会社 光電変換装置および撮像システム、光電変換装置の製造方法
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
CN104425227A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 具有不同厚度的栅极氧化层的制造方法
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
CN104576343B (zh) * 2013-10-29 2018-03-06 中芯国际集成电路制造(上海)有限公司 栅极氧化层的制造方法
JP6362121B2 (ja) * 2017-01-23 2018-07-25 キヤノン株式会社 光電変換装置および撮像システム、光電変換装置の製造方法
US10418356B2 (en) * 2017-12-21 2019-09-17 Nanya Technology Corporation Diode structure and electrostatic discharge protection device including the same
TW202129061A (zh) * 2019-10-02 2021-08-01 美商應用材料股份有限公司 環繞式閘極輸入/輸出工程
CN115004340A (zh) * 2019-11-01 2022-09-02 应用材料公司 用于鳍式场效应晶体管形成的帽氧化

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JPH0885341A (ja) * 1994-09-20 1996-04-02 Kasai Kogyo Co Ltd ドアトリムとコーナーカバーとの合わせ構造
JP2937817B2 (ja) 1995-08-01 1999-08-23 松下電子工業株式会社 半導体基板表面の酸化膜の形成方法及びｍｏｓ半導体デバイスの製造方法
JP3589801B2 (ja) 1996-07-29 2004-11-17 松下電器産業株式会社 半導体基板表面の酸化膜の形成方法
US6040249A (en) 1996-08-12 2000-03-21 Texas Instruments Incorporated Method of improving diffusion barrier properties of gate oxides by applying ions or free radicals of nitrogen in low energy
JP3571160B2 (ja) 1997-02-06 2004-09-29 松下電器産業株式会社 半導体表面の酸化膜の形成方法及び半導体装置の製造方法
JP3222404B2 (ja) * 1997-06-20 2001-10-29 科学技術振興事業団 半導体基板表面の絶縁膜の形成方法及びその形成装置
JP3917282B2 (ja) 1998-01-23 2007-05-23 松下電器産業株式会社 半導体基板表面の絶縁膜の形成方法
US6033998A (en) * 1998-03-09 2000-03-07 Lsi Logic Corporation Method of forming variable thickness gate dielectrics
JP2002064093A (ja) 2000-08-21 2002-02-28 Japan Science & Technology Corp 半導体基板表面の酸化膜形成方法および半導体装置の製造方法
JP2002151684A (ja) * 2000-11-09 2002-05-24 Nec Corp 半導体装置及びその製造方法
US6503846B1 (en) * 2001-06-20 2003-01-07 Texas Instruments Incorporated Temperature spike for uniform nitridization of ultra-thin silicon dioxide layers in transistor gates
TWI225668B (en) * 2002-05-13 2004-12-21 Tokyo Electron Ltd Substrate processing method
US6660659B1 (en) * 2002-06-12 2003-12-09 Applied Materials, Inc. Plasma method and apparatus for processing a substrate
JP2004023008A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US6706581B1 (en) * 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110233095A (zh) * 2018-03-05 2019-09-13 中芯国际集成电路制造(上海)有限公司 栅介质层、场效应管的制造方法及场效应管器件

Also Published As

Publication number Publication date
US20060267074A1 (en) 2006-11-30
US20040227196A1 (en) 2004-11-18
JP4485754B2 (ja) 2010-06-23
JP2004311739A (ja) 2004-11-04
CN1282230C (zh) 2006-10-25
US7098154B2 (en) 2006-08-29

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