JPH0565058B2 - - Google Patents
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- JPH0565058B2 JPH0565058B2 JP61133212A JP13321286A JPH0565058B2 JP H0565058 B2 JPH0565058 B2 JP H0565058B2 JP 61133212 A JP61133212 A JP 61133212A JP 13321286 A JP13321286 A JP 13321286A JP H0565058 B2 JPH0565058 B2 JP H0565058B2
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- 238000002955 isolation Methods 0.000 claims description 57
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 26
- 238000007254 oxidation reaction Methods 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 2
- 238000000206 photolithography Methods 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 239000013078 crystal Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000000992 sputter etching Methods 0.000 description 4
- 238000001947 vapour-phase growth Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 101100042630 Caenorhabditis elegans sin-3 gene Proteins 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、半導体装置の製造方法に関するも
ので、特に半導体基板上に形成される半導体素子
の分離技術に係わる。
ので、特に半導体基板上に形成される半導体素子
の分離技術に係わる。
(従来の技術)
従来、素子分離技術としてLOCOS法が広く知
られている。LOCOS法とは、半導体基板上に絶
縁膜を介して耐酸化性膜、例えばシリコン窒化膜
(SiN3膜)を形成してパターニングを行なつた
後、上記シリコン窒化膜をマスクにして選択酸化
を行なうことにより素子分離用の厚い絶縁膜を形
成するものである。
られている。LOCOS法とは、半導体基板上に絶
縁膜を介して耐酸化性膜、例えばシリコン窒化膜
(SiN3膜)を形成してパターニングを行なつた
後、上記シリコン窒化膜をマスクにして選択酸化
を行なうことにより素子分離用の厚い絶縁膜を形
成するものである。
ところで、上述したLOCOS法では、選択酸化
用マスク材(シリコン窒化膜)の寸法と形成され
た素子分離領域の寸法との間に誤差が生ずる。例
えば、シリコン窒化膜の膜厚を2500Å、半導体基
板(シリコン基板)とシリコン窒化膜間の絶縁膜
(シリコン酸化膜)の膜厚を1500Å、選択酸化時
の素子分離用絶縁膜厚を8000Å、出来上り素子分
離用絶縁膜厚を5000〜6000Åとすると、上記寸法
誤差は、1.2〜1.6μmとなる。このため、LOCOS
法を用いて電気的に充分な素子分離用絶縁膜厚を
得ようとする場合、実用的な素子分離領域の幅は
2.0μm程度が限界であり、これ以下の微細な素子
分離には向かない欠点がある。
用マスク材(シリコン窒化膜)の寸法と形成され
た素子分離領域の寸法との間に誤差が生ずる。例
えば、シリコン窒化膜の膜厚を2500Å、半導体基
板(シリコン基板)とシリコン窒化膜間の絶縁膜
(シリコン酸化膜)の膜厚を1500Å、選択酸化時
の素子分離用絶縁膜厚を8000Å、出来上り素子分
離用絶縁膜厚を5000〜6000Åとすると、上記寸法
誤差は、1.2〜1.6μmとなる。このため、LOCOS
法を用いて電気的に充分な素子分離用絶縁膜厚を
得ようとする場合、実用的な素子分離領域の幅は
2.0μm程度が限界であり、これ以下の微細な素子
分離には向かない欠点がある。
また、上記素子分離領域の幅と形成される素子
分離用絶縁膜厚との間には相関関係があることが
実験的に確かめられており、素子分離領域の幅を
狭めるとその膜厚が減少し、電気的に充分な素子
分離特性が得られなくなるという問題がある。例
えば、先に示した条件で出来上り素子分離用絶縁
膜の幅を1.4μmとする場合、半導体基板内の結晶
欠陥の発生を考慮すると、得られる最大の素子分
離用絶縁膜厚は出来上り寸法で約3000〜3200Å程
度であり、これ以上の膜厚の形成は困難である。
分離用絶縁膜厚との間には相関関係があることが
実験的に確かめられており、素子分離領域の幅を
狭めるとその膜厚が減少し、電気的に充分な素子
分離特性が得られなくなるという問題がある。例
えば、先に示した条件で出来上り素子分離用絶縁
膜の幅を1.4μmとする場合、半導体基板内の結晶
欠陥の発生を考慮すると、得られる最大の素子分
離用絶縁膜厚は出来上り寸法で約3000〜3200Å程
度であり、これ以上の膜厚の形成は困難である。
なお、素子分離用絶縁膜厚は、この絶縁膜下の
反転防止層の濃度との相互関係で決まり、高濃度
なほど厚くできるが、反転防止層をむやみに高濃
度にすることは素子の耐性や動作速度を劣化させ
ることとなり、素子の形成上不利となる。
反転防止層の濃度との相互関係で決まり、高濃度
なほど厚くできるが、反転防止層をむやみに高濃
度にすることは素子の耐性や動作速度を劣化させ
ることとなり、素子の形成上不利となる。
(発明が解決しようとする問題点)
上述したように、LOCOS法を用いて素子分離
用絶縁膜を形成する従来の半導体装置の製造方法
では、寸法誤差が大きいとともに、素子分離領域
の幅が狭い所には厚い素子分離用絶縁膜が形成で
きない欠点がある。
用絶縁膜を形成する従来の半導体装置の製造方法
では、寸法誤差が大きいとともに、素子分離領域
の幅が狭い所には厚い素子分離用絶縁膜が形成で
きない欠点がある。
従つて、この発明は上記の欠点を除去するため
のもので、狭い素子分離領域に高精度に厚い素子
分離用絶縁膜を形成できる半導体装置の製造方法
を提供することを目的としている。
のもので、狭い素子分離領域に高精度に厚い素子
分離用絶縁膜を形成できる半導体装置の製造方法
を提供することを目的としている。
[発明の構成]
(問題点を解決するための手段と作用)
すなわち、この発明においては、上記の目的を
達成するために、半導体基板上に多結晶シリコン
膜、シリコン酸化膜、および耐酸化性膜を順次形
成し、素子分離領域の耐酸化性膜とシリコン酸化
膜を選択的に除去する。次に、フオトレジスト、
残存された上記耐酸化性膜および上記シリコン酸
化膜をマスクにして半導体基板中にチヤネルスト
ツパ用の不純物をイオン注入し、上記フオトレジ
ストを除去した後、露出された上記多結晶シリコ
ン膜上にシリコン層を選択的に成長形成する。次
に、上記耐酸化性膜をマスクにして熱酸化を行な
い、上記シリコン層および多結晶シリコン膜を選
択的に酸化して素子分離用絶縁膜を形成した後、
上記耐酸化性膜を除去する。そして、上記素子分
離用絶縁膜の側面の凹部を酸化物で埋め込んで平
坦化した後、エツチングを行なつて素子領域とな
る半導体基板表面を露出させている。
達成するために、半導体基板上に多結晶シリコン
膜、シリコン酸化膜、および耐酸化性膜を順次形
成し、素子分離領域の耐酸化性膜とシリコン酸化
膜を選択的に除去する。次に、フオトレジスト、
残存された上記耐酸化性膜および上記シリコン酸
化膜をマスクにして半導体基板中にチヤネルスト
ツパ用の不純物をイオン注入し、上記フオトレジ
ストを除去した後、露出された上記多結晶シリコ
ン膜上にシリコン層を選択的に成長形成する。次
に、上記耐酸化性膜をマスクにして熱酸化を行な
い、上記シリコン層および多結晶シリコン膜を選
択的に酸化して素子分離用絶縁膜を形成した後、
上記耐酸化性膜を除去する。そして、上記素子分
離用絶縁膜の側面の凹部を酸化物で埋め込んで平
坦化した後、エツチングを行なつて素子領域とな
る半導体基板表面を露出させている。
このような製造方法では、耐酸化性膜で側面を
囲まれた領域内のシリコン層を酸化するので、寸
法誤差を極めて小さくでき、しかも半導体基板自
体はわずかしか酸化されないので基板の結晶欠陥
の発生も少なくなる。更に素子分離用絶縁膜とな
りシリコン層の成長膜厚を制御することにより、
微細な素子分離領域でも出来上りの素子分離膜厚
を容易に制御でき、電気的な素子分離に充分足り
る膜厚が得られる。
囲まれた領域内のシリコン層を酸化するので、寸
法誤差を極めて小さくでき、しかも半導体基板自
体はわずかしか酸化されないので基板の結晶欠陥
の発生も少なくなる。更に素子分離用絶縁膜とな
りシリコン層の成長膜厚を制御することにより、
微細な素子分離領域でも出来上りの素子分離膜厚
を容易に制御でき、電気的な素子分離に充分足り
る膜厚が得られる。
(実施例)
以下、この発明の一実施例について図面を参照
して説明する。第1図a〜bはそれぞれ、素子分
離用絶縁膜の製造工程を工程順に示している。ま
ず、P型(100)で比抵抗が1〜2Ω・cmのシリコ
ン基板11のの主表面を1000℃のO2雰囲気中で
酸化し、この基板11の表面保護用の第1のシリ
コン酸化膜12(膜厚500Å)を形成する。次に、
このシリコン酸化膜12上に気相成長法により膜
厚750Åの多結晶シリコン膜13を堆積形成し、
続いてこの多結晶シリコン膜13の表面を1000℃
のO2雰囲気中で酸化し、膜厚500Åの第2のシリ
コン酸化膜14を形成する。そして、上記シリコ
ン酸化膜14上に、気相成長法により膜厚2000Å
のシリコン窒化膜15を堆積形成するとa図に示
すようになる。
して説明する。第1図a〜bはそれぞれ、素子分
離用絶縁膜の製造工程を工程順に示している。ま
ず、P型(100)で比抵抗が1〜2Ω・cmのシリコ
ン基板11のの主表面を1000℃のO2雰囲気中で
酸化し、この基板11の表面保護用の第1のシリ
コン酸化膜12(膜厚500Å)を形成する。次に、
このシリコン酸化膜12上に気相成長法により膜
厚750Åの多結晶シリコン膜13を堆積形成し、
続いてこの多結晶シリコン膜13の表面を1000℃
のO2雰囲気中で酸化し、膜厚500Åの第2のシリ
コン酸化膜14を形成する。そして、上記シリコ
ン酸化膜14上に、気相成長法により膜厚2000Å
のシリコン窒化膜15を堆積形成するとa図に示
すようになる。
次に、b図に示すように、写真蝕刻法によりフ
オトレジスト16をマスクにして素子分離領域の
シリコン窒化膜15をフツ素ガスを用いたリセス
ドイオンエツチング(異方性蝕刻法)により選択
的に除去した後、残存されたシリコン窒化膜15
をマスクにしてシリコン酸化膜14を除去し、開
孔17を形成する。
オトレジスト16をマスクにして素子分離領域の
シリコン窒化膜15をフツ素ガスを用いたリセス
ドイオンエツチング(異方性蝕刻法)により選択
的に除去した後、残存されたシリコン窒化膜15
をマスクにしてシリコン酸化膜14を除去し、開
孔17を形成する。
その後、フオトレジスト、シリコン窒化膜1
5、およびシリコン酸化膜14をマスクとして、
素子分離領域のシリコン基板11内に多結晶シリ
コン膜13とシリコン酸化膜12を介して反転防
止のための不純物(B+)18を加速電圧100keV
で、ドーズ量5×1013cm-2程度イオン注入する。
その後、上記開孔17内の露出した多結晶シリコ
ン膜13の表面上にのみ選択エピタキシヤル成長
法で多結晶(もしくは単結晶)シリコン層19を
厚さ約3000Åに成長形成するとc図に示すように
なる。
5、およびシリコン酸化膜14をマスクとして、
素子分離領域のシリコン基板11内に多結晶シリ
コン膜13とシリコン酸化膜12を介して反転防
止のための不純物(B+)18を加速電圧100keV
で、ドーズ量5×1013cm-2程度イオン注入する。
その後、上記開孔17内の露出した多結晶シリコ
ン膜13の表面上にのみ選択エピタキシヤル成長
法で多結晶(もしくは単結晶)シリコン層19を
厚さ約3000Åに成長形成するとc図に示すように
なる。
次に、シリコン窒化膜15を選択酸化用のマス
クとし、1000℃のH2+O2雰囲気中で露出してい
る多結晶シリコン層19、この下の多結晶シリコ
ン膜13、およびこの下のシリコン基板11の深
さ約250Åまで選択酸化し、膜厚8000Åの素子分
離シリコン酸化膜(素子分離用絶縁膜)20を形
成する。この時、前述した工程で予めシリコン基
板11内にイオン注入されていた不純物(B+)
18は、再拡散および活性化され、反転防止層2
1を形成する(d図)。
クとし、1000℃のH2+O2雰囲気中で露出してい
る多結晶シリコン層19、この下の多結晶シリコ
ン膜13、およびこの下のシリコン基板11の深
さ約250Åまで選択酸化し、膜厚8000Åの素子分
離シリコン酸化膜(素子分離用絶縁膜)20を形
成する。この時、前述した工程で予めシリコン基
板11内にイオン注入されていた不純物(B+)
18は、再拡散および活性化され、反転防止層2
1を形成する(d図)。
その後、不要となつたシリコン窒化膜15をフ
ツ系ガスを用いたケミカルドライエツチング(等
方性蝕刻法)により選択的に除去し、上記素子分
離シリコン酸化膜20およびシリコン酸化膜14
上に、気相成長法を用いて多結晶シリコン膜22
を膜厚2000Å程度堆積形成する(e図)。
ツ系ガスを用いたケミカルドライエツチング(等
方性蝕刻法)により選択的に除去し、上記素子分
離シリコン酸化膜20およびシリコン酸化膜14
上に、気相成長法を用いて多結晶シリコン膜22
を膜厚2000Å程度堆積形成する(e図)。
次に、塩素系ガスを用いたリセスドイオンエツ
チングにより、上記多結晶シリコン膜22を除去
する。このエツチングは異方性であるので、シリ
コン窒化膜15を除去する際に形成された素子分
離シリコン酸化膜20の側面のひさし形状の凹部
のみ多結晶シリコン22aが残存され、f図に示
すように素子分離シリコン酸化膜20のひさし形
状は埋められて滑らかな形状に整形される。
チングにより、上記多結晶シリコン膜22を除去
する。このエツチングは異方性であるので、シリ
コン窒化膜15を除去する際に形成された素子分
離シリコン酸化膜20の側面のひさし形状の凹部
のみ多結晶シリコン22aが残存され、f図に示
すように素子分離シリコン酸化膜20のひさし形
状は埋められて滑らかな形状に整形される。
次に1000℃のO2雰囲気中で熱酸化を行ない、
素子領域上に残存されている多結晶シリコン膜1
3を全て酸化し、シリコン酸化膜23とする。こ
の際、多結晶シリコン22aは、多結晶シリコン
膜13に比べて膜厚が薄く、且つ微少であるので
残らずシリコン酸化膜に変わり、g図に示すよう
に素子分離シリコン酸化膜20の一部となる。
素子領域上に残存されている多結晶シリコン膜1
3を全て酸化し、シリコン酸化膜23とする。こ
の際、多結晶シリコン22aは、多結晶シリコン
膜13に比べて膜厚が薄く、且つ微少であるので
残らずシリコン酸化膜に変わり、g図に示すよう
に素子分離シリコン酸化膜20の一部となる。
そして、素子領域上のシリコン基板11が露出
するまでNH4F溶液によりシリコン酸化膜14,
23,12を除去すると、初期のシリコン酸化膜
厚の差により素子分離領域上にのみシリコン酸化
膜、すなわち素子分離シリコン酸化膜20Aが残
存される(h図)。
するまでNH4F溶液によりシリコン酸化膜14,
23,12を除去すると、初期のシリコン酸化膜
厚の差により素子分離領域上にのみシリコン酸化
膜、すなわち素子分離シリコン酸化膜20Aが残
存される(h図)。
以後は、公知の半導体装置の製造方法にしたが
つてMOS型トランジスタあるいはバイポーラ型
トランジスタ等の半導体素子を作り込み、アルミ
配線等により各素子相互の接続を行なつて半導体
装置を完成する。
つてMOS型トランジスタあるいはバイポーラ型
トランジスタ等の半導体素子を作り込み、アルミ
配線等により各素子相互の接続を行なつて半導体
装置を完成する。
このような製造方法によれば、選択酸化による
シリコン酸化膜の形成の際、決められた領域(シ
リコ窒化膜15で側面を囲まれた領域)の多結晶
シリコン層19を酸化するので、寸法誤差は極め
て小さくなる。また、シリコン基板11自体はわ
ずかしか酸化されないので、基板11の結晶欠陥
の発生も少なくなる。更に、結晶欠陥の問題がな
いので、酸化されて素子分離用絶縁膜となるシリ
コン層19の成長膜厚を制御することにより、微
細な素子分離領域(幅)でも出来上りの素子分離
膜厚を容易に厚くでき、電気的な素子分離に充分
足りる膜厚が得られる。
シリコン酸化膜の形成の際、決められた領域(シ
リコ窒化膜15で側面を囲まれた領域)の多結晶
シリコン層19を酸化するので、寸法誤差は極め
て小さくなる。また、シリコン基板11自体はわ
ずかしか酸化されないので、基板11の結晶欠陥
の発生も少なくなる。更に、結晶欠陥の問題がな
いので、酸化されて素子分離用絶縁膜となるシリ
コン層19の成長膜厚を制御することにより、微
細な素子分離領域(幅)でも出来上りの素子分離
膜厚を容易に厚くでき、電気的な素子分離に充分
足りる膜厚が得られる。
具体的には、上述した実施例により形成した最
小素子分離幅は、出来上りで1.2μmまで可能であ
り、その素子分離用絶縁膜(シリコン酸化膜)の
膜厚は5000Åであつた。この膜厚は、素子間の電
気的な分離に充分な膜厚であり、且つ半導体基板
(シリコン基板)内の結晶欠陥は、素子特性に影
響を与えない程度しか発生していないことを確認
した。さらに、素子分離用絶縁膜の選択酸化のた
めの選択酸化マスク材(シリコン窒化膜)の加工
寸法と出来上り寸法の誤差は0.2〜0.4μmと極め
て小さくできた。
小素子分離幅は、出来上りで1.2μmまで可能であ
り、その素子分離用絶縁膜(シリコン酸化膜)の
膜厚は5000Åであつた。この膜厚は、素子間の電
気的な分離に充分な膜厚であり、且つ半導体基板
(シリコン基板)内の結晶欠陥は、素子特性に影
響を与えない程度しか発生していないことを確認
した。さらに、素子分離用絶縁膜の選択酸化のた
めの選択酸化マスク材(シリコン窒化膜)の加工
寸法と出来上り寸法の誤差は0.2〜0.4μmと極め
て小さくできた。
なお、上記実施例では、素子分離用絶縁膜の形
成の際に、多結晶シリコン膜を堆積形成してリセ
スドイオンエツチングを行なつたが、気相成長に
よりシリコン酸化膜を堆積形成した後、リセスド
イオンエツチングを行なつても良い。また、上記
実施例ではシリコン基板の表面にこの基板の表面
保護用のシリコン酸化膜12を形成したが、他の
工程での汚染等の影響が少ない場合には不要であ
る。
成の際に、多結晶シリコン膜を堆積形成してリセ
スドイオンエツチングを行なつたが、気相成長に
よりシリコン酸化膜を堆積形成した後、リセスド
イオンエツチングを行なつても良い。また、上記
実施例ではシリコン基板の表面にこの基板の表面
保護用のシリコン酸化膜12を形成したが、他の
工程での汚染等の影響が少ない場合には不要であ
る。
[発明の効果]
以上説明したようにこの発明によれば、狭い素
子分離領域に高精度に厚い素子分離用絶縁膜を形
成できる半導体装置の製造方法が得られる。
子分離領域に高精度に厚い素子分離用絶縁膜を形
成できる半導体装置の製造方法が得られる。
第1図a〜hはそれぞれこの発明の一実施例に
係わる半導体装置の製造方法について説明するた
めの図である。 11……半導体基板、12……シリコン酸化膜
(表面保護膜)、13……多結晶シリコン膜、14
……シリコン酸化膜、15……シリコン窒化膜
(耐酸化性膜)、16……フオトレジスト、19…
…シリコン層、20……素子分離シリコン酸化膜
(素子分離用絶縁膜)、22……多結晶シリコン
膜。
係わる半導体装置の製造方法について説明するた
めの図である。 11……半導体基板、12……シリコン酸化膜
(表面保護膜)、13……多結晶シリコン膜、14
……シリコン酸化膜、15……シリコン窒化膜
(耐酸化性膜)、16……フオトレジスト、19…
…シリコン層、20……素子分離シリコン酸化膜
(素子分離用絶縁膜)、22……多結晶シリコン
膜。
Claims (1)
- 【特許請求の範囲】 1 半導体基板上に多結晶シリコン膜を形成する
工程と、この多結晶シリコン膜上にシリコン酸化
膜を形成する工程と、このシリコン酸化膜上に耐
酸化性膜を形成する工程と、写真蝕刻法により素
子分離領域の上記耐酸化性膜を選択的に除去する
工程と、残存された耐酸化性膜をマスクにして上
記シリコン酸化膜を選択的に除去する工程と、フ
オトレジスト、上記耐酸化性膜および上記シリコ
ン酸化膜をマスクにして半導体基板中にチヤネル
ストツパ用の不純物をイオン注入する工程と、上
記フオトレジストを除去した後、露出された上記
多結晶シリコン膜上にシリコン層を選択的に成長
形成する工程と、上記耐酸化性膜をマスクにして
熱酸化を行ない、上記シリコン層および多結晶シ
リコン膜を選択的に酸化して素子分離用絶縁膜を
形成する工程と、上記耐酸化性膜を除去する工程
と、上記素子分離用絶縁膜の側面の凹部を酸化物
で埋め込む工程と、エツチングを行なつて素子領
域となる半導体基板表面を露出させる工程とを具
備することを特徴とする半導体装置の製造方法。 2 前記半導体基板上に表面保護膜を形成してか
ら前記多結晶シリコン膜を形成することを特徴と
する特許請求の範囲第1項記載の半導体装置の製
造方法。 3 前記素子分離用絶縁膜の側面の凹部を酸化物
で埋め込む工程は、半導体基板の全面に多結晶シ
リコン膜を堆積形成する工程と、この多結晶シリ
コン膜を異方性エツチングにより除去する工程
と、上記酸化物の側面の凹部内に残存された多結
晶シリコンを熱酸化して酸化物に変える工程とか
ら成ることを特徴とする特許請求の範囲第1項記
載の半導体装置の製造方法。 4 前記素子分離用絶縁膜の側面の凹部を酸化物
で埋め込む工程は、半導体基板の全面にシリコン
酸化膜を堆積形成する工程と、このシリコン酸化
膜を異方性エツチングにより除去する工程とから
成ることを特徴とする特許請求の範囲第1項記載
の半導体装置の製造方法。 5 前記耐酸化性膜をマスクにして熱酸化を行な
い、前記シリコン層および多結晶シリン膜を選択
的に酸化して素子分離用絶縁膜を形成する工程に
おいて、前記半導体基板の一部まで酸化すること
を特徴とする特許請求の範囲第1項記載の半導体
装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61133212A JPS62290146A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置の製造方法 |
US07/015,037 US4746625A (en) | 1986-06-09 | 1987-02-17 | A method of manufacturing semiconductor elements-isolating silicon oxide layers |
KR1019870005761A KR960001175B1 (ko) | 1986-06-09 | 1987-06-08 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61133212A JPS62290146A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62290146A JPS62290146A (ja) | 1987-12-17 |
JPH0565058B2 true JPH0565058B2 (ja) | 1993-09-16 |
Family
ID=15099347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61133212A Granted JPS62290146A (ja) | 1986-06-09 | 1986-06-09 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4746625A (ja) |
JP (1) | JPS62290146A (ja) |
KR (1) | KR960001175B1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4968640A (en) * | 1987-02-10 | 1990-11-06 | Industrial Technology Research Institute | Isolation structures for integrated circuits |
US5019526A (en) * | 1988-09-26 | 1991-05-28 | Nippondenso Co., Ltd. | Method of manufacturing a semiconductor device having a plurality of elements |
US5059550A (en) * | 1988-10-25 | 1991-10-22 | Sharp Kabushiki Kaisha | Method of forming an element isolating portion in a semiconductor device |
JPH02162749A (ja) * | 1988-12-15 | 1990-06-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH0775243B2 (ja) * | 1989-02-22 | 1995-08-09 | 株式会社東芝 | 半導体装置の製造方法 |
US5002898A (en) * | 1989-10-19 | 1991-03-26 | At&T Bell Laboratories | Integrated-circuit device isolation |
US5057463A (en) * | 1990-02-28 | 1991-10-15 | Sgs-Thomson Microelectronics, Inc. | Thin oxide structure and method |
US5039625A (en) * | 1990-04-27 | 1991-08-13 | Mcnc | Maximum areal density recessed oxide isolation (MADROX) process |
KR930011460B1 (ko) * | 1991-01-22 | 1993-12-08 | 삼성전자 주식회사 | 반도체 장치의 소자분리 영역 형성방법 |
EP1970962B1 (en) * | 2001-05-09 | 2015-01-21 | Shindengen Electric Manufacturing Company, Limited | Semiconductor device |
ITMI20012010A1 (it) * | 2001-09-27 | 2003-03-27 | Getters Spa | Sistemi per la conversione di acqua in idrogeno e l'assorbimemnto di idrogeno in dispositivi elettronici e processo di produzione |
EP2306509A1 (en) * | 2009-09-29 | 2011-04-06 | STMicroelectronics Srl | Process for manufacturing an integrated device with "damascene" field insulation, and integrated device made by such process |
EP2306508B1 (en) | 2009-09-29 | 2012-11-28 | STMicroelectronics Srl | Integrated device with raised LOCOS insulation regions and process for manufacturing such device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57207348A (en) * | 1981-06-16 | 1982-12-20 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS59227137A (ja) * | 1983-06-08 | 1984-12-20 | Nec Corp | 半導体基板の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4214946A (en) * | 1979-02-21 | 1980-07-29 | International Business Machines Corporation | Selective reactive ion etching of polysilicon against SiO2 utilizing SF6 -Cl2 -inert gas etchant |
JPS5922344A (ja) * | 1982-07-28 | 1984-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
US4570325A (en) * | 1983-12-16 | 1986-02-18 | Kabushiki Kaisha Toshiba | Manufacturing a field oxide region for a semiconductor device |
-
1986
- 1986-06-09 JP JP61133212A patent/JPS62290146A/ja active Granted
-
1987
- 1987-02-17 US US07/015,037 patent/US4746625A/en not_active Expired - Lifetime
- 1987-06-08 KR KR1019870005761A patent/KR960001175B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57207348A (en) * | 1981-06-16 | 1982-12-20 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS59227137A (ja) * | 1983-06-08 | 1984-12-20 | Nec Corp | 半導体基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS62290146A (ja) | 1987-12-17 |
KR960001175B1 (ko) | 1996-01-19 |
KR880001048A (ko) | 1988-03-31 |
US4746625A (en) | 1988-05-24 |
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |