JPS59227137A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPS59227137A JPS59227137A JP10191183A JP10191183A JPS59227137A JP S59227137 A JPS59227137 A JP S59227137A JP 10191183 A JP10191183 A JP 10191183A JP 10191183 A JP10191183 A JP 10191183A JP S59227137 A JPS59227137 A JP S59227137A
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- Japan
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- substrate
- silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、表面に絶縁膜パターンを有する単結晶シリコ
ン基板上ＫＩ４択的にシリコンエピタキシャル層を成長
させるような半導体基板の製造方法に関するものである
。
ン基板上ＫＩ４択的にシリコンエピタキシャル層を成長
させるような半導体基板の製造方法に関するものである
。
従来の半導体デバイスでは、シリコン基板上にイオン注
入または不純物拡散法を用いて所望のＰ型またはＮ臘伝
導体にして能動素子間の分離はＰＮ接合あるいは部分酸
化（ＬＯＧＯ８）法を用すていた。しかるに接合浮遊量
の増大や部分酸化工程中の寸法変化（バーズビークの形
成）があシ、素子の高速化、高密度化の障害となってい
た。
入または不純物拡散法を用いて所望のＰ型またはＮ臘伝
導体にして能動素子間の分離はＰＮ接合あるいは部分酸
化（ＬＯＧＯ８）法を用すていた。しかるに接合浮遊量
の増大や部分酸化工程中の寸法変化（バーズビークの形
成）があシ、素子の高速化、高密度化の障害となってい
た。
上記の欠点を改善する技術の一つとして選択エピタキシ
ャル技術がある。これは半導体単結晶基板上に部分的に
絶縁膜を形成し、その絶縁膜上には堆積しなりで露出し
た基板領域のみ基板と同種の半導体単結晶をエピタキシ
ャル成長し、それを素子の能動領領域とするものである
。
ャル技術がある。これは半導体単結晶基板上に部分的に
絶縁膜を形成し、その絶縁膜上には堆積しなりで露出し
た基板領域のみ基板と同種の半導体単結晶をエピタキシ
ャル成長し、それを素子の能動領領域とするものである
。
従来の選択エピタキシャルに用いられる基板は単結晶基
板上ＫＩ／Ｐ３１ｍ膜を形成した後絶縁膜を部分的に開
口して形成するため絶縁膜とエピタキシャル膜との界面
は用いる単結晶基板の面方位の影響を受ける。つまりエ
ピタキシャル層の表面は平滑ではあるが、結晶成長が結
晶面によシ異なるために７７セツト等が生じ凹凸のない
平担な面が得られなかった。これを平担化する目的で開
口部の絶縁膜側壁にのみ多結晶または非晶質シリコン薄
膜を形成し、つづｂてシリコンをエピタキシャル成長さ
せることで基板結晶面によらず平担な構造を形成する半
導体基板の製造方法が、特願昭５７−１５３７６６ Ｋ
記載されている。
板上ＫＩ／Ｐ３１ｍ膜を形成した後絶縁膜を部分的に開
口して形成するため絶縁膜とエピタキシャル膜との界面
は用いる単結晶基板の面方位の影響を受ける。つまりエ
ピタキシャル層の表面は平滑ではあるが、結晶成長が結
晶面によシ異なるために７７セツト等が生じ凹凸のない
平担な面が得られなかった。これを平担化する目的で開
口部の絶縁膜側壁にのみ多結晶または非晶質シリコン薄
膜を形成し、つづｂてシリコンをエピタキシャル成長さ
せることで基板結晶面によらず平担な構造を形成する半
導体基板の製造方法が、特願昭５７−１５３７６６ Ｋ
記載されている。
この半導体基板の構造について図を用いて詳しく説明す
る。第１図１ａ）はエピタキシャル成長する前の断面を
模式的に示したもので、８ｉ単結晶基板１上に８ｉ０．
等の絶縁膜２を形成し所望の部分に開口部を設け、つづ
いて絶縁膜＠壁に多結晶シリコン薄膜３を形成したもの
である。この際８Ｉ単結晶基板ｌと多結晶シリコン薄膜
３とはつながっておらず、薄い絶縁層４を介している。
る。第１図１ａ）はエピタキシャル成長する前の断面を
模式的に示したもので、８ｉ単結晶基板１上に８ｉ０．
等の絶縁膜２を形成し所望の部分に開口部を設け、つづ
いて絶縁膜＠壁に多結晶シリコン薄膜３を形成したもの
である。この際８Ｉ単結晶基板ｌと多結晶シリコン薄膜
３とはつながっておらず、薄い絶縁層４を介している。
急峻な絶縁膜側壁にのみシリコン層を形成するために反
応性イオンエツチング等のイオン衝撃の受ける面のみエ
ツチングが起こる方向性の強いエツチング方法が一般に
用いられるが、基板表面にはイオン衝撃効果による結晶
損傷層や不純物汚染層が形成される。これはその後堆積
されるエピタキシャル成長層の結晶性に好ましくない結
果を与えるものである。これらの問題点を避けるために
、厚さ５００Ａ程度の薄い絶縁膜を残すか又ｉｔ影形成
ておき、基板シリコン層のエツチングストッパーの役割
をもたせ、次にフッ素を含む湿式エツチング法で薄い絶
縁膜層が完全に除去され第１図１ａＪの形状が得られる
。第１図１ｂＪは同図＋８）が形成された後、選択的な
エピタキシャル成長を施した場合の、模式的な断面図で
、開口部に平担なエピタキシャル層が得られる。しかし
絶縁膜側壁を被覆したシリコン層４は単結晶シリコン基
板と接触していないので、エピタキシャル成長中に良質
な単結晶に再配列することは困難であシ、絶縁膜近傍に
結晶欠陥の多い層６が形成される。こうしたエピタキシ
ャルシリコン層に例えばｎ−ｐＭ合が設けられるとリー
ク電流が発生したシ、絶縁耐圧が低下する原因となシ、
製造歩留ルを著しく低下する欠点があった。また第１図
１ａＪはシリコン基板に対するエツチングのストッパー
の役割をする絶縁膜４を介さずにシリコン薄膜を形成し
、反応性イオンエツチングにより絶縁膜側壁２を被覆し
たシリコン層３が基板結晶ｌに接触して形成した半導体
基板を模式的に示したもので、前述したように結晶損傷
層もしくは不純物汚染層７が基板表面が形成される。こ
れらの損傷層や汚染層は９０００以上の熱処理によって
一応回復させることはできるが、絶縁膜側壁を核種した
シリコン層の結晶粒が加熱工程中に増大し、やはシ単結
１への再配列化を困難にしていた。
応性イオンエツチング等のイオン衝撃の受ける面のみエ
ツチングが起こる方向性の強いエツチング方法が一般に
用いられるが、基板表面にはイオン衝撃効果による結晶
損傷層や不純物汚染層が形成される。これはその後堆積
されるエピタキシャル成長層の結晶性に好ましくない結
果を与えるものである。これらの問題点を避けるために
、厚さ５００Ａ程度の薄い絶縁膜を残すか又ｉｔ影形成
ておき、基板シリコン層のエツチングストッパーの役割
をもたせ、次にフッ素を含む湿式エツチング法で薄い絶
縁膜層が完全に除去され第１図１ａＪの形状が得られる
。第１図１ｂＪは同図＋８）が形成された後、選択的な
エピタキシャル成長を施した場合の、模式的な断面図で
、開口部に平担なエピタキシャル層が得られる。しかし
絶縁膜側壁を被覆したシリコン層４は単結晶シリコン基
板と接触していないので、エピタキシャル成長中に良質
な単結晶に再配列することは困難であシ、絶縁膜近傍に
結晶欠陥の多い層６が形成される。こうしたエピタキシ
ャルシリコン層に例えばｎ−ｐＭ合が設けられるとリー
ク電流が発生したシ、絶縁耐圧が低下する原因となシ、
製造歩留ルを著しく低下する欠点があった。また第１図
１ａＪはシリコン基板に対するエツチングのストッパー
の役割をする絶縁膜４を介さずにシリコン薄膜を形成し
、反応性イオンエツチングにより絶縁膜側壁２を被覆し
たシリコン層３が基板結晶ｌに接触して形成した半導体
基板を模式的に示したもので、前述したように結晶損傷
層もしくは不純物汚染層７が基板表面が形成される。こ
れらの損傷層や汚染層は９０００以上の熱処理によって
一応回復させることはできるが、絶縁膜側壁を核種した
シリコン層の結晶粒が加熱工程中に増大し、やはシ単結
１への再配列化を困難にしていた。
本発明の目的は、シリコン単結晶基板上に形成した絶縁
膜パターンの側壁近傍にも結晶欠陥のない良質な結晶性
を有する選択エピタキシャル層を得るための半導体基板
の製造方法を提供することにある。
膜パターンの側壁近傍にも結晶欠陥のない良質な結晶性
を有する選択エピタキシャル層を得るための半導体基板
の製造方法を提供することにある。
本発明によれは少なくとも表面にシリコン単結晶層を備
えた基板上に絶縁膜を形成し、次いで絶縁膜の所望の部
分に開口部をｆ＆す、次いで前記開口部にのみ選択的に
単結晶シリコン膜をエピタキシャル成長する半導体基板
の製造方法において、エピタキシャル成長する前に、前
記開口部の絶縁膜側壁および露出したシリコン基板表面
に結晶径の小さな多結晶シリコンもしくは非晶質シリコ
ンの薄膜を形成することを特徴とする。
えた基板上に絶縁膜を形成し、次いで絶縁膜の所望の部
分に開口部をｆ＆す、次いで前記開口部にのみ選択的に
単結晶シリコン膜をエピタキシャル成長する半導体基板
の製造方法において、エピタキシャル成長する前に、前
記開口部の絶縁膜側壁および露出したシリコン基板表面
に結晶径の小さな多結晶シリコンもしくは非晶質シリコ
ンの薄膜を形成することを特徴とする。
本発明を用いると、シリコン単結晶基板表面にパターン
化における不純物汚染層を形成することもなく、シかも
基板表面と絶縁膜側壁部はシリコン層が連続的に被着さ
れているためエピタキシャル成長中の単結晶化、再配列
化が極めて容易で、結晶欠陥のない平担なエピタキシャ
ルシリコン層を得ることがで龜る。
化における不純物汚染層を形成することもなく、シかも
基板表面と絶縁膜側壁部はシリコン層が連続的に被着さ
れているためエピタキシャル成長中の単結晶化、再配列
化が極めて容易で、結晶欠陥のない平担なエピタキシャ
ルシリコン層を得ることがで龜る。
更に上記多結晶シリコン簿膜あるｂは非晶質シリコン薄
膜中Ｋ ｐ ｆｉｌあるいはｎ臘の不純物をドープして
おけば、エピタキシャル層ＫｗＬ界効果トランジスタや
パイホー２トランジスタ等を形成する際のチャネルスト
ッパの役割を果たし、絶縁膜側壁に沿って流れるリーク
電流を著しく低減できる。
膜中Ｋ ｐ ｆｉｌあるいはｎ臘の不純物をドープして
おけば、エピタキシャル層ＫｗＬ界効果トランジスタや
パイホー２トランジスタ等を形成する際のチャネルスト
ッパの役割を果たし、絶縁膜側壁に沿って流れるリーク
電流を著しく低減できる。
の実施例を説明するための図で、主な＃造工程における
基板の断面を順を追って示した模式的な断面図である。
基板の断面を順を追って示した模式的な断面図である。
形成した後、通常の写真蝕刻技術と反応性イオンエツチ
ング法によって垂直断面をもつ８ ｉ ０ｓ絶縁膜パタ
ーン１２を形成すると第２図＋８＋を得る。
ング法によって垂直断面をもつ８ ｉ ０ｓ絶縁膜パタ
ーン１２を形成すると第２図＋８＋を得る。
次に希釈したシランガスを用い基板温度２００°Ｃでプ
ラズーｒｃｖｎ法によシ非晶質シリコン膜１３を約３０
０λ膜厚で成力密＆、 ｏ、 ２ Ｗ／Ｃｌ１ｌ てい
どで堆積すると第２図（ｂｌを得る。堆積速度は２００
Ａ／ｍｉｎである。
ラズーｒｃｖｎ法によシ非晶質シリコン膜１３を約３０
０λ膜厚で成力密＆、 ｏ、 ２ Ｗ／Ｃｌ１ｌ てい
どで堆積すると第２図（ｂｌを得る。堆積速度は２００
Ａ／ｍｉｎである。
次に有機レジスト１４をスピン敵布し平担化し、加熱硬
化して第２図ｔｃ）が得られる。
化して第２図ｔｃ）が得られる。
次にプラズマエツチング法を用いて８ｉ０＊パターン上
の非晶質シリコン表面が露出するまで有機膜１４をエツ
チングすると第２図＋ｄ）が得られる。
の非晶質シリコン表面が露出するまで有機膜１４をエツ
チングすると第２図＋ｄ）が得られる。
次に、反応性イオンエツチング法によ１８ｉ０１パター
ン上の非晶質シリ西ンをエツチングすると第２図＋ｅ）
が得られ、有機膜１４を剥離することで第２図＋８＋の
ように、８ｉ０ｔパタ一ン側面およびシリコン単結晶基
板上に３００Ａの非晶質シリコン薄膜を形成できるー 次に、８ｉＨ，（Ｊ、とＨ２から構成されるガス系にＩ
（Ｃ／を約１ｖｏ１％程度加え、９００°Ｃから１１０
σＣの範囲の温度で選択的にエピタキシャル成長させる
と８ｉ０．膜上忙は堆積しないで、露出したシリコン表
面にのみシリコンが堆積され、成長Ｍ厚が１μｍのとき
に第２図瞳）が得られる。
ン上の非晶質シリ西ンをエツチングすると第２図＋ｅ）
が得られ、有機膜１４を剥離することで第２図＋８＋の
ように、８ｉ０ｔパタ一ン側面およびシリコン単結晶基
板上に３００Ａの非晶質シリコン薄膜を形成できるー 次に、８ｉＨ，（Ｊ、とＨ２から構成されるガス系にＩ
（Ｃ／を約１ｖｏ１％程度加え、９００°Ｃから１１０
σＣの範囲の温度で選択的にエピタキシャル成長させる
と８ｉ０．膜上忙は堆積しないで、露出したシリコン表
面にのみシリコンが堆積され、成長Ｍ厚が１μｍのとき
に第２図瞳）が得られる。
次に、本発明の第２の実施例を示す。第３図（Ｆｌ）（
ｂｌ、（Ｃ）、＋ｄ）、（ｅＪは実施例の製造工程を順
を追って示した模式的な断面図である。
ｂｌ、（Ｃ）、＋ｄ）、（ｅＪは実施例の製造工程を順
を追って示した模式的な断面図である。
（１００）１１ｉをもつシリコン単結晶基板２１上に厚
さ約１μｍの８ｉ０．膜２２を形成し、通常の写真蝕Ｊ
Ｅｌ［によシレジストのパターンニ／グを行うと第３図
の（ａＪ ｔ−得る。
さ約１μｍの８ｉ０．膜２２を形成し、通常の写真蝕Ｊ
Ｅｌ［によシレジストのパターンニ／グを行うと第３図
の（ａＪ ｔ−得る。
次に反応性イオンエツチング法により垂直に８ｉ０．膜
をエツチングを行なうことで第３図（ｂｌが得られ、続
いて、レジストパターンを残したままの状態でプラズマ
ＣＶＤ 法により非晶質シリコン薄膜２４を約３００Ａ
膜厚堆積すると第３図（Ｃ）が得られる。
をエツチングを行なうことで第３図（ｂｌが得られ、続
いて、レジストパターンを残したままの状態でプラズマ
ＣＶＤ 法により非晶質シリコン薄膜２４を約３００Ａ
膜厚堆積すると第３図（Ｃ）が得られる。
次に熱濃硝酸溶液中でレジスト上に堆積した非晶質シリ
コンをリフトオンすると第３図（ｄｌが得られる。以下
前記実施例と同様に選択的にシリコンをエピタキシャル
成長させることで第２図＋８＋が得られる。
コンをリフトオンすると第３図（ｄｌが得られる。以下
前記実施例と同様に選択的にシリコンをエピタキシャル
成長させることで第２図＋８＋が得られる。
以上、第１１第２の実施例において膜厚３００Ａの非晶
質シリコンを用いたが、エピタキシャル成長中のシリコ
ン原子の配列化が十分性なわれさｋ。
質シリコンを用いたが、エピタキシャル成長中のシリコ
ン原子の配列化が十分性なわれさｋ。
すれば非晶質シリコンまたは多結晶シリコン膜であれば
その膜厚は特に制約さｔＬるものではない。
その膜厚は特に制約さｔＬるものではない。
また、非晶質シリコンまたは多結晶シリコン薄膜の堆積
における実施例ではプラズマＣＶＤ 法を用いたが、こ
れに限定するものではなく、減圧ＣＶＤ法、光ＣＶＤ
法、スパッタリング法等比較的低温で形成し、結晶粒
径を小さくすることのできる方法ならばよい。またこの
薄膜を形成中あるいは形成後にドーピングガスを用いて
不純物をドープしてもよい。
における実施例ではプラズマＣＶＤ 法を用いたが、こ
れに限定するものではなく、減圧ＣＶＤ法、光ＣＶＤ
法、スパッタリング法等比較的低温で形成し、結晶粒
径を小さくすることのできる方法ならばよい。またこの
薄膜を形成中あるいは形成後にドーピングガスを用いて
不純物をドープしてもよい。
また、前記実施例において絶縁膜として熱酸化忙よる８
ｉ０．膜を用いたが、８ｉｓＮ１ｍ、５ｉ０２膜を堆積
した膜、Ｐ２Ｏ膜（リンガラス膜）等でもよい。
ｉ０．膜を用いたが、８ｉｓＮ１ｍ、５ｉ０２膜を堆積
した膜、Ｐ２Ｏ膜（リンガラス膜）等でもよい。
また、前記実施例においてはエピタキシャルの基板とし
て単結晶シリコン基板を用いたが、これに限る必ｌ！け
なく、表面が単結晶シリコン層であればよい。
て単結晶シリコン基板を用いたが、これに限る必ｌ！け
なく、表面が単結晶シリコン層であればよい。
また、前記実施例で、選択エピタキシャル成長に用いる
ガスとして８ ｉ Ｈｙ Ｃ１ｔ 、ＨＣＩ、Ｈ２混合
ガスを用いたが、これに限定するものでな（，５ｉＨＣ
４Ｈ（Ｊ、 ）Ｉ、 混合ガス、８ ｉ ＣＩ４ 、
ＨＣＩ ＳＨｔ 混合ガス、８ ｔＨ４、ＨＣＩ 、
Ｉｔ、混合ガス等を用いてもよい。
ガスとして８ ｉ Ｈｙ Ｃ１ｔ 、ＨＣＩ、Ｈ２混合
ガスを用いたが、これに限定するものでな（，５ｉＨＣ
４Ｈ（Ｊ、 ）Ｉ、 混合ガス、８ ｉ ＣＩ４ 、
ＨＣＩ ＳＨｔ 混合ガス、８ ｔＨ４、ＨＣＩ 、
Ｉｔ、混合ガス等を用いてもよい。
またこれらの混合ガスにＡｓ）１３ 、ＰｋＬ＠ 、Ｂ
２桟等のドーピングガスを含ませておりてもよい。
２桟等のドーピングガスを含ませておりてもよい。
第１図は従来方法によって選択エピタキシャル成長させ
る前後の基板の断面構造を模式的に示した図である。 第２図は本発明の第１の実施例について主な工程におけ
る基板の断面を順に示した模式的断面図である。− 第３図は、本発明の第２の実施例について主な工程にお
ける基板の断面を酬に示した模式的断面図である。 図中の番号は以下のものを示す。 １１１１、２１・・・シリコン単結晶基板、２・・・絶
縁膜、３・・・多結晶シリコン跳、４・・・薄い絶縁膜
、５・・・単結晶化したエピタキシャルシリコン領域、
６・・・結晶欠陥を含んたエピタキシャルシリコン層域
、７・・・反応性イオンエッナングによシ汚染やダメー
ジをうけたシリコン基板表面、１２．２２・・・８ｉ０
゜ｉ３．１３．２４・・・非晶質シリコン薄膜、１４．
２３・・・有機レジスト膜、１５．２５・・・エピタキ
シャルシリコン層。 代理人弁理士内 原 晋 第１図 第２図 （ｄ） （ｅ） （ｆ） ７３図 （ｄ）
る前後の基板の断面構造を模式的に示した図である。 第２図は本発明の第１の実施例について主な工程におけ
る基板の断面を順に示した模式的断面図である。− 第３図は、本発明の第２の実施例について主な工程にお
ける基板の断面を酬に示した模式的断面図である。 図中の番号は以下のものを示す。 １１１１、２１・・・シリコン単結晶基板、２・・・絶
縁膜、３・・・多結晶シリコン跳、４・・・薄い絶縁膜
、５・・・単結晶化したエピタキシャルシリコン領域、
６・・・結晶欠陥を含んたエピタキシャルシリコン層域
、７・・・反応性イオンエッナングによシ汚染やダメー
ジをうけたシリコン基板表面、１２．２２・・・８ｉ０
゜ｉ３．１３．２４・・・非晶質シリコン薄膜、１４．
２３・・・有機レジスト膜、１５．２５・・・エピタキ
シャルシリコン層。 代理人弁理士内 原 晋 第１図 第２図 （ｄ） （ｅ） （ｆ） ７３図 （ｄ）
Claims (1)
- 少なくとも表面にＳｉ単結晶属を備えた基板上に絶縁膜
を形成し、次いで販絶縁膜の所望の部分に開口部を設け
、次いで前記開口部にのみ選択的に単結晶シリコｙｊｌ
をエピタキシャル成長する半導体基板の製造方法におい
て、エピタキシャル成長する前に、前記開口部の絶縁膜
側壁および露出したシリコン基板表面に結晶径の小さな
多結晶シリコンもしくは非晶質シリコンの薄膜を形成す
ることを特徴とした半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10191183A JPS59227137A (ja) | 1983-06-08 | 1983-06-08 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10191183A JPS59227137A (ja) | 1983-06-08 | 1983-06-08 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59227137A true JPS59227137A (ja) | 1984-12-20 |
Family
ID=14313090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10191183A Pending JPS59227137A (ja) | 1983-06-08 | 1983-06-08 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290146A (ja) * | 1986-06-09 | 1987-12-17 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007220808A (ja) * | 2006-02-15 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1983
- 1983-06-08 JP JP10191183A patent/JPS59227137A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290146A (ja) * | 1986-06-09 | 1987-12-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0565058B2 (ja) * | 1986-06-09 | 1993-09-16 | Tokyo Shibaura Electric Co | |
| JP2007220808A (ja) * | 2006-02-15 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
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