JPH0669024B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669024B2 JPH0669024B2 JP23648484A JP23648484A JPH0669024B2 JP H0669024 B2 JPH0669024 B2 JP H0669024B2 JP 23648484 A JP23648484 A JP 23648484A JP 23648484 A JP23648484 A JP 23648484A JP H0669024 B2 JPH0669024 B2 JP H0669024B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法のうち、特にＳＯＩ構造
半導体装置における単結晶半導体層の形成方法に関す
る。
半導体装置における単結晶半導体層の形成方法に関す
る。
半導体集積回路（ＩＣ）は需要の拡大と共に、ＬＳＩ，
ＶＬＳＩと二次元（平面的）領域で微細化，高集積化さ
れてきたが、その微細化にも限度があつて、それを更に
高集積化するための手段として、現在、立体的に積み上
げる三次元ＬＳＩが大きくクローズアップしてきた。
ＶＬＳＩと二次元（平面的）領域で微細化，高集積化さ
れてきたが、その微細化にも限度があつて、それを更に
高集積化するための手段として、現在、立体的に積み上
げる三次元ＬＳＩが大きくクローズアップしてきた。
このような三次元ＬＳＩの基礎になつているのが、ＳＯ
Ｉ(Silicon On Insulator)構造の半導体素子で、それ
は、絶縁基板上に非単結晶性半導体層を被着し、ビーム
アニールして単結晶化し、その単結晶半導体層に素子を
形成する方法によつて作成される。
Ｉ(Silicon On Insulator)構造の半導体素子で、それ
は、絶縁基板上に非単結晶性半導体層を被着し、ビーム
アニールして単結晶化し、その単結晶半導体層に素子を
形成する方法によつて作成される。
かくして、このような半導体素子が絶縁膜を介して多層
に積み上げられて三次元ＬＳＩに形成されるが、更に、
このＳＯＩ構造の半導体素子は、従来の半導体基板上に
形成した半導体素子に比べて、一層高集積化・高性能化
される利点がある。例えば、ＣＭＯＳ素子からなるＩＣ
を形成する場合、半導体領域が絶縁膜上にあるために、
特性上からはラッチアップの心配がなく、また、チャネ
ルストッパが不要になつて、集積度は更に高められる。
に積み上げられて三次元ＬＳＩに形成されるが、更に、
このＳＯＩ構造の半導体素子は、従来の半導体基板上に
形成した半導体素子に比べて、一層高集積化・高性能化
される利点がある。例えば、ＣＭＯＳ素子からなるＩＣ
を形成する場合、半導体領域が絶縁膜上にあるために、
特性上からはラッチアップの心配がなく、また、チャネ
ルストッパが不要になつて、集積度は更に高められる。
かように利点の多いＳＯＩ構造ではあるが、その製造方
法はできるだけ容易に、且つ、処理工数を少なくするこ
と、換言すればスループットを高くすることが要望され
ている。
法はできるだけ容易に、且つ、処理工数を少なくするこ
と、換言すればスループットを高くすることが要望され
ている。
［従来の技術］ さて、従来の絶縁膜上に形成する単結晶半導体膜（単結
晶半導体層）の形成方法を説明すると、第２図(a)ない
し(c)にその工程順断面図を示している。まず、同図(a)
に示すように、シリコン基板１の上に選択的に二酸化シ
リコン(SiO2)膜２を形成し、その上に多結晶シリコン膜
３′を化学気相成長（ＣＶＤ）法によつて被着させる。
晶半導体層）の形成方法を説明すると、第２図(a)ない
し(c)にその工程順断面図を示している。まず、同図(a)
に示すように、シリコン基板１の上に選択的に二酸化シ
リコン(SiO2)膜２を形成し、その上に多結晶シリコン膜
３′を化学気相成長（ＣＶＤ）法によつて被着させる。
次いで、第２図(b)に示すように、その多結晶シリコン
膜３′の上から連続アルゴンレーザ（ＣＷ−Ar Laser)
ビームをスキャンニング（走査）して加熱溶融し、多結
晶シリコン膜を単結晶シリコン基板１の結晶方位に沿っ
た単結晶シリコン膜３に変成させる。これをラテラルシ
ーデング法と云うが、本例はレーザビームを用いて横方
向に走査し、単結晶シリコン基板を種（シード）として
単結晶化するアニール方式で、このようなシードを用い
たラテラルシーデング法によれば結晶品質の良い単結晶
シリコン膜が形成される。
膜３′の上から連続アルゴンレーザ（ＣＷ−Ar Laser)
ビームをスキャンニング（走査）して加熱溶融し、多結
晶シリコン膜を単結晶シリコン基板１の結晶方位に沿っ
た単結晶シリコン膜３に変成させる。これをラテラルシ
ーデング法と云うが、本例はレーザビームを用いて横方
向に走査し、単結晶シリコン基板を種（シード）として
単結晶化するアニール方式で、このようなシードを用い
たラテラルシーデング法によれば結晶品質の良い単結晶
シリコン膜が形成される。
次いで、第２図(c)に示すように、SiO2膜２上の単結晶
シリコン膜３の上面に、酸化防止マスク４を形成し、そ
の他のシリコン基板１と接した単結晶シリコン膜部分を
露出させて、その露出部分を選択的に高温酸化してSiO2
膜５を生成する。この場合、酸化防止マスク４には例え
ば、膜厚の薄いSiO2膜を介した窒化シリコン(Si3N4)膜
が用いられ、このような選択酸化法をLOCOS法と云う。
シリコン膜３の上面に、酸化防止マスク４を形成し、そ
の他のシリコン基板１と接した単結晶シリコン膜部分を
露出させて、その露出部分を選択的に高温酸化してSiO2
膜５を生成する。この場合、酸化防止マスク４には例え
ば、膜厚の薄いSiO2膜を介した窒化シリコン(Si3N4)膜
が用いられ、このような選択酸化法をLOCOS法と云う。
そうして、次に、酸化防止マスク４を除去すれば、単結
晶シリコン膜３領域がSiO2膜（絶縁膜）２，５に包囲さ
れた島状領域になり、この単結晶シリコン膜３領域に半
導体素子を形成すれば、その半導体素子は例えばＣＭＯ
Ｓの場合にはラッチアップが起こらない等、高性能素子
が形成される。
晶シリコン膜３領域がSiO2膜（絶縁膜）２，５に包囲さ
れた島状領域になり、この単結晶シリコン膜３領域に半
導体素子を形成すれば、その半導体素子は例えばＣＭＯ
Ｓの場合にはラッチアップが起こらない等、高性能素子
が形成される。
尚、この単結晶シリコン膜３の島状領域は、例えば面積
10μｍ角，厚さ4000Å程度の大きさで、このような領域
が例えば、メッシユ状（市松模様状）に形成される。
10μｍ角，厚さ4000Å程度の大きさで、このような領域
が例えば、メッシユ状（市松模様状）に形成される。
［発明が解決しようとする問題点］ ところで、この従来の単結晶シリコン膜領域の形成方法
のうち、第２図(c)に説明した選択的高温酸化工程（LOC
OS工程）は、膜厚の厚い単結晶シリコン膜３を温度950
℃程度の高湿雰囲気中で加熱して酸化させる工程で、例
えば膜厚4000Åの単結晶シリコン膜３を酸化するために
は約10時間と云う長い酸化処理時間を要する。
のうち、第２図(c)に説明した選択的高温酸化工程（LOC
OS工程）は、膜厚の厚い単結晶シリコン膜３を温度950
℃程度の高湿雰囲気中で加熱して酸化させる工程で、例
えば膜厚4000Åの単結晶シリコン膜３を酸化するために
は約10時間と云う長い酸化処理時間を要する。
ここに、加熱温度を950℃程度とするのは、Si3N4膜の耐
熱性から決められているもので、更に高温度にするとSi
3N4膜が損傷する恐れがあるからである。
熱性から決められているもので、更に高温度にするとSi
3N4膜が損傷する恐れがあるからである。
しかし、上記のような長時間処理は、当然多くの工数と
費用がかかる問題であり、又、膜厚4000Åの単結晶シリ
コン膜３を酸化して約8000Åの厚いSiO2膜５を生成すれ
ば、横方向にも酸化が進んで、結晶シリコン膜３領域の
面積など、ディメンジョン（寸法）の精度の良い制御が
難しくなる欠点がある。
費用がかかる問題であり、又、膜厚4000Åの単結晶シリ
コン膜３を酸化して約8000Åの厚いSiO2膜５を生成すれ
ば、横方向にも酸化が進んで、結晶シリコン膜３領域の
面積など、ディメンジョン（寸法）の精度の良い制御が
難しくなる欠点がある。
本発明は、このような問題点の多い長時間酸化処理工程
を除去した単結晶シリコン膜の形成方法を提案するもの
である。
を除去した単結晶シリコン膜の形成方法を提案するもの
である。
［問題点を解決するための手段］ その目的は、選択的に第１の絶縁層が設けられた単結晶
半導体基板上に、非単結晶半導体層を気相成長し、更に
ビームアニールして、前記単結晶半導体基板の結晶方位
に沿った単結晶半導体層に形成した後、バイアススパッ
タ法によつて、前記単結晶半導体基板と接している単結
晶半導体層部分の上面に、選択的に第２の絶縁層を被着
させる工程、次いで、前記第１の絶縁層上に表出して存
在する単結晶半導体層の上面に、選択的に単結晶半導体
層をエピタキシャル成長する工程、次いで、前記第２の
絶縁層と、該第２の絶縁層下の前記単結晶半導体層を除
去し、バイアススパッタ法によつて第３の絶縁層を選択
的に被着して、表面を平坦化する工程が含まれる半導体
装置の製造方法によつて達成することができる。
半導体基板上に、非単結晶半導体層を気相成長し、更に
ビームアニールして、前記単結晶半導体基板の結晶方位
に沿った単結晶半導体層に形成した後、バイアススパッ
タ法によつて、前記単結晶半導体基板と接している単結
晶半導体層部分の上面に、選択的に第２の絶縁層を被着
させる工程、次いで、前記第１の絶縁層上に表出して存
在する単結晶半導体層の上面に、選択的に単結晶半導体
層をエピタキシャル成長する工程、次いで、前記第２の
絶縁層と、該第２の絶縁層下の前記単結晶半導体層を除
去し、バイアススパッタ法によつて第３の絶縁層を選択
的に被着して、表面を平坦化する工程が含まれる半導体
装置の製造方法によつて達成することができる。
［作用］ 即ち、本発明は、ビームアニールして、厚い膜厚を有す
る単結晶半導体層（単結晶半導体膜）を形成した後、バ
イアススパッタ法および選択エピタキシャル成長法を適
用して、フォトプロセスを用いることなく、セルフアラ
インによつて第１の絶縁層上の単結晶半導体層（半導体
素子形成領域）の周囲を第３の絶縁層で埋めて、表面を
平坦化させるものである。
る単結晶半導体層（単結晶半導体膜）を形成した後、バ
イアススパッタ法および選択エピタキシャル成長法を適
用して、フォトプロセスを用いることなく、セルフアラ
インによつて第１の絶縁層上の単結晶半導体層（半導体
素子形成領域）の周囲を第３の絶縁層で埋めて、表面を
平坦化させるものである。
そうすれば、高温度における酸化処理が不要となり、工
数を減少させて、且つ、表面が平坦化される。更に、セ
ルフアラインによる製造方法であるから、ＩＣ全体を高
密度化できる効果も得られる。
数を減少させて、且つ、表面が平坦化される。更に、セ
ルフアラインによる製造方法であるから、ＩＣ全体を高
密度化できる効果も得られる。
［実施例］ 以下，図面を参照して実施例によつて詳細に説明する。
第１図(a)〜(g)は本発明にかかる形成方法の工程順断面
図を示している。まず、第１図(a)に示すように、選択
的にSiO2膜12（第１の絶縁層）が形成されたシリコン基
板11の上面に、モノシランガスを分解して被着するＣＶ
Ｄ法によつて、膜厚4000Åの多結晶シリコン膜13′を被
着する。
図を示している。まず、第１図(a)に示すように、選択
的にSiO2膜12（第１の絶縁層）が形成されたシリコン基
板11の上面に、モノシランガスを分解して被着するＣＶ
Ｄ法によつて、膜厚4000Åの多結晶シリコン膜13′を被
着する。
次いで、第１図(b)に示すように、連続アルゴンレーザ
ビームを走査し、表面の多結晶シリコン膜を加熱溶融し
て、すべて単結晶シリコン膜13に変成する。この時、シ
リコン基板は約450℃に加熱し、レーザアニール条件は
レーザ出力を10Ｗ，ビームスポット径を30〜50μｍφ，
走査速度を10cm/sec程度にする。そうすると、単結晶シ
リコン基板11の結晶方位に沿った結晶品質の良い単結晶
シリコン膜13が形成される。
ビームを走査し、表面の多結晶シリコン膜を加熱溶融し
て、すべて単結晶シリコン膜13に変成する。この時、シ
リコン基板は約450℃に加熱し、レーザアニール条件は
レーザ出力を10Ｗ，ビームスポット径を30〜50μｍφ，
走査速度を10cm/sec程度にする。そうすると、単結晶シ
リコン基板11の結晶方位に沿った結晶品質の良い単結晶
シリコン膜13が形成される。
次いで、第１図(c)に示すように、単結晶シリコン膜13
の上面に、バイアススパッタ法によつて選択的にSiO2膜
14（第２の絶縁層）を被着し、表面を平坦化する。即
ち、SiO2膜14は凹部のみに被着（堆積）し、凸部には被
着せずに表面が平坦化する。従つて、SiO2膜12上の凸状
の単結晶シリコン膜13には堆積せずに表出したままとな
り、シリコン基板11と接した単結晶シリコン膜13部分
は、上記SiO2膜14で埋められた状態となる。
の上面に、バイアススパッタ法によつて選択的にSiO2膜
14（第２の絶縁層）を被着し、表面を平坦化する。即
ち、SiO2膜14は凹部のみに被着（堆積）し、凸部には被
着せずに表面が平坦化する。従つて、SiO2膜12上の凸状
の単結晶シリコン膜13には堆積せずに表出したままとな
り、シリコン基板11と接した単結晶シリコン膜13部分
は、上記SiO2膜14で埋められた状態となる。
ここに、バイアススパッタ法とは平坦化技術として注目
されている手法であつて、凹凸のある面上に、例えばSi
O2膜をバイアススパッタ法で被着すると、凸部に被着し
たSiO2膜は膜堆積と同時にスパッタエッチングが行なわ
れ、結果として表面の凹部のみにSiO2膜が堆積して平坦
化される。それは、凸部に堆積したSiO2膜の傾斜側面か
らエッチングされ、そのエッチングは凸部側面の傾斜角
度に依存性があつて、バイアス電圧を加減して、エッチ
ング速度と堆積速度とを平衡させると、凸部への堆積を
零にすることができる。尚、バイアスは堆積基板の側に
負バイアスを印加するもので、そのためにバイアススパ
ッタ法と名付けられている。
されている手法であつて、凹凸のある面上に、例えばSi
O2膜をバイアススパッタ法で被着すると、凸部に被着し
たSiO2膜は膜堆積と同時にスパッタエッチングが行なわ
れ、結果として表面の凹部のみにSiO2膜が堆積して平坦
化される。それは、凸部に堆積したSiO2膜の傾斜側面か
らエッチングされ、そのエッチングは凸部側面の傾斜角
度に依存性があつて、バイアス電圧を加減して、エッチ
ング速度と堆積速度とを平衡させると、凸部への堆積を
零にすることができる。尚、バイアスは堆積基板の側に
負バイアスを印加するもので、そのためにバイアススパ
ッタ法と名付けられている。
次いで、第１図(d)に示すように、表出した単結晶シリ
コン膜13上に、選択的に膜厚4000Å以上の単結晶シリコ
ン膜15をエピタキシャル成長する。この選択エピタキシ
ャル成長法は、反応ガスとして塩素系ガスを含むガス、
例えばジクロールシラン(SiH2Cl2)を用いると、単結晶
シリコン上には成長するが、SiO2膜などの上には成長し
ない成長方法で、既に良く知られている方法である。理
由は、塩素ガスによるエッチングが起こるからで、単結
晶シリコンと多結晶シリコンとのエッチング比が異なる
ために、このような選択的な成長が可能なものである。
コン膜13上に、選択的に膜厚4000Å以上の単結晶シリコ
ン膜15をエピタキシャル成長する。この選択エピタキシ
ャル成長法は、反応ガスとして塩素系ガスを含むガス、
例えばジクロールシラン(SiH2Cl2)を用いると、単結晶
シリコン上には成長するが、SiO2膜などの上には成長し
ない成長方法で、既に良く知られている方法である。理
由は、塩素ガスによるエッチングが起こるからで、単結
晶シリコンと多結晶シリコンとのエッチング比が異なる
ために、このような選択的な成長が可能なものである。
次いで、第１図(e)に示すように、SiO2膜14をウエット
エッチング法によつて弗酸（ＨＦ）溶液でエッチング除
去する。この場合、エッチング比が相異するため、単結
晶シリコン膜13は殆どエッチングされない。
エッチング法によつて弗酸（ＨＦ）溶液でエッチング除
去する。この場合、エッチング比が相異するため、単結
晶シリコン膜13は殆どエッチングされない。
次いで、第１図(f)に示すように、全面を四塩化炭素
（ＣＦ４）ガスによるドライエッチング法を用い、単結
晶シリコン膜15,13をコントロールエッチして、SiO2膜1
2上の単結晶シリコン膜13のみ残存させ、他の単結晶シ
リコン膜をエッチング除去する。これは、SiO2膜12の上
には単結晶シリコン膜15が堆積しており、そのシリコン
膜15がエッチング除去されると同時に、シリコン基板11
に接した単結晶シリコン膜13部分がエッチング除去され
るから、エッチング時間の調整によつてSiO2膜12上の単
結晶シリコン膜13のみを残存することができるものであ
る。
（ＣＦ４）ガスによるドライエッチング法を用い、単結
晶シリコン膜15,13をコントロールエッチして、SiO2膜1
2上の単結晶シリコン膜13のみ残存させ、他の単結晶シ
リコン膜をエッチング除去する。これは、SiO2膜12の上
には単結晶シリコン膜15が堆積しており、そのシリコン
膜15がエッチング除去されると同時に、シリコン基板11
に接した単結晶シリコン膜13部分がエッチング除去され
るから、エッチング時間の調整によつてSiO2膜12上の単
結晶シリコン膜13のみを残存することができるものであ
る。
次いで、第１図(g)に示すように、前記第１図(c)に説明
した工程と同様に、バイアススパッタ法によつてSiO2膜
16（第３の絶縁層）を被着して、凸部の単結晶シリコン
膜13の周囲にのみ堆積させ、単結晶シリコン膜13を表出
させて、全面を平坦化させる。
した工程と同様に、バイアススパッタ法によつてSiO2膜
16（第３の絶縁層）を被着して、凸部の単結晶シリコン
膜13の周囲にのみ堆積させ、単結晶シリコン膜13を表出
させて、全面を平坦化させる。
以下の工程は、その単結晶シリコン膜13領域に半導体素
子を形成して、ＩＣが完成する。
子を形成して、ＩＣが完成する。
このようにすれば、酸化処理工程が不要であるから、処
理時間が削減されて、工数が減少する他、フォトプロセ
スを用いないために、形成方法は簡略化できる。
理時間が削減されて、工数が減少する他、フォトプロセ
スを用いないために、形成方法は簡略化できる。
［発明の効果］ 以上の説明から明らかなように、本発明によれば三次元
ＬＳＩの誘電体分離工程において、処理時間と工数が著
しく減少し、製造コストが低下してスループットが向上
すると共に、セルフアラインによる形成方法であるか
ら、高集積化が図れる効果も得られるものである。
ＬＳＩの誘電体分離工程において、処理時間と工数が著
しく減少し、製造コストが低下してスループットが向上
すると共に、セルフアラインによる形成方法であるか
ら、高集積化が図れる効果も得られるものである。
第１図(a)〜(g)は本発明にかかる形成方法を説明するた
めの工程順断面図、 第２図(a)〜(c)は従来の形成方法を説明するための工程
順断面図である。 図において、 １，11は単結晶シリコン基板、 ２，５，12,14,16はSiO2膜、 ３′，13′は多結晶シリコン膜、 ３，13,15は単結晶シリコン膜、 ４は酸化防止マスク（SiO2膜を介したSi3N4膜からなる
マスク） を示している。
めの工程順断面図、 第２図(a)〜(c)は従来の形成方法を説明するための工程
順断面図である。 図において、 １，11は単結晶シリコン基板、 ２，５，12,14,16はSiO2膜、 ３′，13′は多結晶シリコン膜、 ３，13,15は単結晶シリコン膜、 ４は酸化防止マスク（SiO2膜を介したSi3N4膜からなる
マスク） を示している。
Claims (1)
- 【請求項１】選択的に第１の絶縁層が設けられた単結晶
半導体基板上に、非単結晶半導体層を気相成長し、更に
ビームアニールして、前記単結晶半導体基板の結晶方位
に沿った単結晶半導体層に形成した後、バイアススパッ
タ法によつて、前記単結晶半導体基板と接している単結
晶半導体層部分の上面に、選択的に第２の絶縁層を被着
させる工程、次いで、前記第１の絶縁層上に表出して存
在する単結晶半導体層の上面に、選択的に単結晶半導体
層をエピタキシャル成長する工程、次いで、前記第２の
絶縁層と、該第２の絶縁層下の前記単結晶半導体層を除
去し、バイアススパッタ法によつて第３の絶縁層を選択
的に被着して、表面を平坦化する工程が含まれてなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23648484A JPH0669024B2 (ja) | 1984-11-08 | 1984-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23648484A JPH0669024B2 (ja) | 1984-11-08 | 1984-11-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113230A JPS61113230A (ja) | 1986-05-31 |
| JPH0669024B2 true JPH0669024B2 (ja) | 1994-08-31 |
Family
ID=17001410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23648484A Expired - Lifetime JPH0669024B2 (ja) | 1984-11-08 | 1984-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669024B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2651145B2 (ja) * | 1987-02-28 | 1997-09-10 | キヤノン株式会社 | 半導体基材の製造方法 |
| JPS63306618A (ja) * | 1987-06-08 | 1988-12-14 | Sanyo Electric Co Ltd | Ｓｏｉ構造の形成方法 |
| KR100678465B1 (ko) * | 2005-02-03 | 2007-02-02 | 삼성전자주식회사 | 선택적인 에피택셜 반도체층의 형성방법 |
-
1984
- 1984-11-08 JP JP23648484A patent/JPH0669024B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61113230A (ja) | 1986-05-31 |
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