JPS61113230A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61113230A JPS61113230A JP23648484A JP23648484A JPS61113230A JP S61113230 A JPS61113230 A JP S61113230A JP 23648484 A JP23648484 A JP 23648484A JP 23648484 A JP23648484 A JP 23648484A JP S61113230 A JPS61113230 A JP S61113230A
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- film
- crystal silicon
- silicon film
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、特にＳＯＩ構造
半導体装置における単結晶半導体層の形成方法に関する
。
半導体装置における単結晶半導体層の形成方法に関する
。
半導体集積回路（Ｉ Ｃ”）は需要の拡大と共に、ＬＳ
Ｉ、ＶＬＳＩと二次元（平面的）領域で微細化、高集積
化されてきたが、その微細化にも限度があって、それを
更に高集積化するための手段として、現在、立体的に積
み上げる三次元ＬＳＩが大きくクローズアップしてきた
。
Ｉ、ＶＬＳＩと二次元（平面的）領域で微細化、高集積
化されてきたが、その微細化にも限度があって、それを
更に高集積化するための手段として、現在、立体的に積
み上げる三次元ＬＳＩが大きくクローズアップしてきた
。
このような三次元ＬＳＩの基礎になっているのが、Ｓ
ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）構造の半導体素子で、それは、絶縁基板上に非単結晶
性半導体層を被着し、ビームアニールして単結晶化し、
その単結晶半導体層に素子を形成する方法によって作成
される。
ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）構造の半導体素子で、それは、絶縁基板上に非単結晶
性半導体層を被着し、ビームアニールして単結晶化し、
その単結晶半導体層に素子を形成する方法によって作成
される。
かくして、このような半導体素子が絶縁膜を介して多層
に積み上げられて三次元ＬＳＩに形成されるが、更に、
このＳｏｌ構造の半導体素子は、従来の半導体基板上に
形成した半導体素子に比べて、一層高集積化・高性能化
される利点がある。
に積み上げられて三次元ＬＳＩに形成されるが、更に、
このＳｏｌ構造の半導体素子は、従来の半導体基板上に
形成した半導体素子に比べて、一層高集積化・高性能化
される利点がある。
例えば、ＣＭＯＳ素子からなるＩＣを形成する場合、半
導体領域が絶縁膜上にあるために、特性上からはランチ
アップの心配がなく、また、チャネルストッパが不要に
なって、集積度は更に高められる。
導体領域が絶縁膜上にあるために、特性上からはランチ
アップの心配がなく、また、チャネルストッパが不要に
なって、集積度は更に高められる。
かように利点の多いＳＯ■構造ではあるが、その製造方
法はできるだけ容易に、且つ、処理工数を少なくするこ
と、換言すればスループットを高くすることが要望され
ている。
法はできるだけ容易に、且つ、処理工数を少なくするこ
と、換言すればスループットを高くすることが要望され
ている。
［従来の技術］
さて、従来の絶縁膜上に形成する単結晶半導体膜（単結
晶半導体層）の形成方法を説明すると２、第２図（ａｌ
ないしくＣ）にその工程順断面図を示している。まず、
同図（ａ）に示すように、シリコン基板１の上に選択的
に二酸化シリコン（Ｓｉ０２）ｌｌｉ２を形成し、その
上に多結晶シリコン膜３′を化学気相成長（ＣＶ Ｄ）
法によって被着させる。
晶半導体層）の形成方法を説明すると２、第２図（ａｌ
ないしくＣ）にその工程順断面図を示している。まず、
同図（ａ）に示すように、シリコン基板１の上に選択的
に二酸化シリコン（Ｓｉ０２）ｌｌｉ２を形成し、その
上に多結晶シリコン膜３′を化学気相成長（ＣＶ Ｄ）
法によって被着させる。
次いで、第２図中）に示すように、その多結晶シリコン
膜３１の上から連続アルゴンレーザ（ＣＷ−Ａｒ Ｌａ
５ｅｒ）ビームをスキャンニング（走査）して加熱溶融
し、多結晶シリコン膜を単結晶シリコン基板１の結晶方
位に沿った単結晶シリコン膜３に変成させるにれをラテ
ラルシーデンジ法と云うが、本例はレーザビームを用い
て横方向に走査し、単結晶シリコン基板を種（シード）
として単結晶化するアニール方式で、このようなシード
を用いたラテラルシーデンジ法によれば結晶品質の良い
単結晶シリコン膜が形成される。
膜３１の上から連続アルゴンレーザ（ＣＷ−Ａｒ Ｌａ
５ｅｒ）ビームをスキャンニング（走査）して加熱溶融
し、多結晶シリコン膜を単結晶シリコン基板１の結晶方
位に沿った単結晶シリコン膜３に変成させるにれをラテ
ラルシーデンジ法と云うが、本例はレーザビームを用い
て横方向に走査し、単結晶シリコン基板を種（シード）
として単結晶化するアニール方式で、このようなシード
を用いたラテラルシーデンジ法によれば結晶品質の良い
単結晶シリコン膜が形成される。
次いで、第２図（Ｃ１に示すように、５ｉｏ２１１１ｉ
２上の単結晶シリコン膜３の上面に、酸化防止マスク４
を形成し、その他のシリコン基板１と接した単結晶シリ
コン膜部分を露出させて、その露出部分を選択的に高温
酸化して５ｆ０２膜５を生成する。
２上の単結晶シリコン膜３の上面に、酸化防止マスク４
を形成し、その他のシリコン基板１と接した単結晶シリ
コン膜部分を露出させて、その露出部分を選択的に高温
酸化して５ｆ０２膜５を生成する。
この場合、酸化防止マスク４には例えば、膜厚の薄い５
ｉ０２膜を介した窒化シリコン（Ｓｉ３ Ｎ４ ）膜が
用いられ、このような選択酸化法をＬＯＣＯ３法と云う
。
ｉ０２膜を介した窒化シリコン（Ｓｉ３ Ｎ４ ）膜が
用いられ、このような選択酸化法をＬＯＣＯ３法と云う
。
そうして、次に、酸化防止マスク４を除去すれば、単結
晶シリコン膜３領域がＳｉＯ□膜（絶縁膜） ２，５に
包囲された島状領域になり、この単結晶シリコン膜３領
域に半導体素子を形成すれば、その半導体素子は例えば
ＣｕＯ２の場合にはランチアップが起こらない等、高性
能素子が形成される。
晶シリコン膜３領域がＳｉＯ□膜（絶縁膜） ２，５に
包囲された島状領域になり、この単結晶シリコン膜３領
域に半導体素子を形成すれば、その半導体素子は例えば
ＣｕＯ２の場合にはランチアップが起こらない等、高性
能素子が形成される。
尚、この単結晶シリコンｐＪＩ３の島状領域は、例えば
面積１０μｍ角、厚さ４０００人程度０大きさで、この
ような領域が例えば、メツシュ状（市松模様状）に形成
される。
面積１０μｍ角、厚さ４０００人程度０大きさで、この
ような領域が例えば、メツシュ状（市松模様状）に形成
される。
［発明が解決しようとする問題点］
ところで、この従来の単結晶シリコン膜領域の形成方法
のうち、第２図（Ｃ１に説明した選択的高温酸化工程（
ＬＯＧＯ３工程）は、膜厚の厚い単結晶シリコン膜３を
温度９５０℃程度の高湿雰囲気中で加熱して酸化させる
工程で、例えば膜厚４０００人の単結晶シリコン膜３を
酸化するためには約１０時間と云う長い酸化処理時間を
要する。
のうち、第２図（Ｃ１に説明した選択的高温酸化工程（
ＬＯＧＯ３工程）は、膜厚の厚い単結晶シリコン膜３を
温度９５０℃程度の高湿雰囲気中で加熱して酸化させる
工程で、例えば膜厚４０００人の単結晶シリコン膜３を
酸化するためには約１０時間と云う長い酸化処理時間を
要する。
ここに、加熱温度を９５０℃程度とするのは、Ｓｉ３Ｎ
４膜の耐熱性から決められているもので、更に高温度に
するとＳｉ３ Ｎ４膜が損傷する恐れがあるからである
。
４膜の耐熱性から決められているもので、更に高温度に
するとＳｉ３ Ｎ４膜が損傷する恐れがあるからである
。
しかし、上記のような長時間処理は、当然多くの工数と
費用がかかる問題であり、又、膜厚４０００人の単結晶
シリコン膜３を酸化して約８０００人の厚い５ｉ０２膜
５を生成すれば、横方向にも酸化が進んで、結晶シリコ
ン膜３領域の面積など、ディメンジョン（寸法）の精度
の良い制御が難しくなる欠点がある。
費用がかかる問題であり、又、膜厚４０００人の単結晶
シリコン膜３を酸化して約８０００人の厚い５ｉ０２膜
５を生成すれば、横方向にも酸化が進んで、結晶シリコ
ン膜３領域の面積など、ディメンジョン（寸法）の精度
の良い制御が難しくなる欠点がある。
本発明は、このような問題点の多い長時間酸化処理工程
を除去した単結晶シリコン膜の形成方法を提案するもの
である。
を除去した単結晶シリコン膜の形成方法を提案するもの
である。
Ｅ問題点を解決するための手段］
その目的は、選択的に第１の絶縁層が設けられた単結晶
半導体基板上に、非単結晶半導体層を気相成長し、更に
ビームアニールして、前記単結晶半導体基板の結晶方位
に沿った単結晶半導体層に形成した後、バイアススパッ
タ法によって、前記単結晶半導体基板と接している単結
晶半導体層部分の上面に、選択的に第２の絶縁層を被着
させる工程、次いで、前記第１の絶縁層上に表出して存
在する単結晶半導体層の上面に、選択的に単結晶半導体
層をエピタキシャル成長する工程、次いで、前記第２の
絶縁層と、該第２の絶縁層下の前記単結晶半導体層を除
去し、バイアススパッタ法によって第３の絶縁層を選択
的に被着して、表面を平坦化する工程が含まれる半導体
装置の製造方法によって達成することができる。
半導体基板上に、非単結晶半導体層を気相成長し、更に
ビームアニールして、前記単結晶半導体基板の結晶方位
に沿った単結晶半導体層に形成した後、バイアススパッ
タ法によって、前記単結晶半導体基板と接している単結
晶半導体層部分の上面に、選択的に第２の絶縁層を被着
させる工程、次いで、前記第１の絶縁層上に表出して存
在する単結晶半導体層の上面に、選択的に単結晶半導体
層をエピタキシャル成長する工程、次いで、前記第２の
絶縁層と、該第２の絶縁層下の前記単結晶半導体層を除
去し、バイアススパッタ法によって第３の絶縁層を選択
的に被着して、表面を平坦化する工程が含まれる半導体
装置の製造方法によって達成することができる。
［作用］
即ち、本発明は、ビームアニールして、厚い膜厚を有す
る単結晶半導体層（単結晶半導体膜）を形成した後、バ
イアススパッタ法および選択エピタキシャル成長法を通
用して、フォトプロセスを用いることなく、セルファラ
インによって第１の絶縁層上の単結晶半導体層（半導体
素子形成領域）の周囲を第３の絶縁層で埋めて、表面を
平坦化させるものである。
る単結晶半導体層（単結晶半導体膜）を形成した後、バ
イアススパッタ法および選択エピタキシャル成長法を通
用して、フォトプロセスを用いることなく、セルファラ
インによって第１の絶縁層上の単結晶半導体層（半導体
素子形成領域）の周囲を第３の絶縁層で埋めて、表面を
平坦化させるものである。
そうすれば、高温度における酸化処理が不要となり、工
数を減少させて、且つ、表面が平坦化される。更に、セ
ルファラインによる製造方法であるから、ＩＣ全体を高
密度化できる効果も得られる。
数を減少させて、且つ、表面が平坦化される。更に、セ
ルファラインによる製造方法であるから、ＩＣ全体を高
密度化できる効果も得られる。
［実施例］
以下２図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｇ）は本発明にかかる形成方法の工程
順断面図を示している。まず、第１図ｆａｔに示すよう
に、選択的に５ｉ０２膜１２（第１の絶縁層）が形成さ
れたシリコン基板１１の上面に、モノシランガスを分解
して被着するＣＶＤ法によって、膜厚４０００人の多結
晶シリコン膜１３°を被着する。
順断面図を示している。まず、第１図ｆａｔに示すよう
に、選択的に５ｉ０２膜１２（第１の絶縁層）が形成さ
れたシリコン基板１１の上面に、モノシランガスを分解
して被着するＣＶＤ法によって、膜厚４０００人の多結
晶シリコン膜１３°を被着する。
次いで、第１図（ｂｌに示すように、連続アルゴンレー
ザビームを走査し、表面の多結晶シリコン膜を加熱熔融
して、すべて単結晶シリコン膜１３に変成する。この時
、シリコン基板は約４５０℃に加熱し、レーザアニール
条件はレーザ出力を１０Ｗ、ビームスポット径を３０〜
５０μｍφ、走査速度を１０ＣＩＩＩ／ｓｅｃ程度にす
る。そうすると、単結晶シリコン基板１１の結晶方位に
沿った結晶品質の良い単結晶シリコン膜１３が形成され
る。
ザビームを走査し、表面の多結晶シリコン膜を加熱熔融
して、すべて単結晶シリコン膜１３に変成する。この時
、シリコン基板は約４５０℃に加熱し、レーザアニール
条件はレーザ出力を１０Ｗ、ビームスポット径を３０〜
５０μｍφ、走査速度を１０ＣＩＩＩ／ｓｅｃ程度にす
る。そうすると、単結晶シリコン基板１１の結晶方位に
沿った結晶品質の良い単結晶シリコン膜１３が形成され
る。
次いで、第１図（Ｃ）に示すように、単結晶シリコン膜
１３の上面に、バイアススパッタ法によって選択的に５
ｉ０２膜１４（第２の絶縁層）を被着し、表面を平坦化
する。即ち、５ｉ０２膜１４は凸部のみに被着（堆積）
し、凹部には被着せずに表面が平坦化する。従って、５
ｉ０２膜１２上の凸状の単結晶シリコン膜１３には堆積
せずに表出したままとなり、シリコン基板１１と接した
単結晶シリコン膜１３部分は、上記５ｉ０２膜１４で埋
められた状態となる。
１３の上面に、バイアススパッタ法によって選択的に５
ｉ０２膜１４（第２の絶縁層）を被着し、表面を平坦化
する。即ち、５ｉ０２膜１４は凸部のみに被着（堆積）
し、凹部には被着せずに表面が平坦化する。従って、５
ｉ０２膜１２上の凸状の単結晶シリコン膜１３には堆積
せずに表出したままとなり、シリコン基板１１と接した
単結晶シリコン膜１３部分は、上記５ｉ０２膜１４で埋
められた状態となる。
ここに、バイアススパッタ法とは平坦化技術として注目
されている手法であって、凹凸のある面上に、例えばＳ
ｉＯ２膜をバイアススパッタ法で被着すると、凸部に被
着した５ｉ０２膜は膜堆積と同時にスパッタエツチング
が行なわれ、結果として表面の凹部のみに５ｉ０２膜が
堆積して平坦化される。それは、凸部に堆積した５ｉ０
２膜の傾斜側面からエツチングされ、そのエツチングは
凸部側面の傾斜角度に依存性があって、′バイアス電圧
を加減して、工、チング速度と堆積速度とを平衡させる
と、凸部への堆積を零にすることができる。尚、バイア
スは堆積基板の側に負バイアスを印加するもので、その
ためにバイアススパッタ法と名付けられている。
されている手法であって、凹凸のある面上に、例えばＳ
ｉＯ２膜をバイアススパッタ法で被着すると、凸部に被
着した５ｉ０２膜は膜堆積と同時にスパッタエツチング
が行なわれ、結果として表面の凹部のみに５ｉ０２膜が
堆積して平坦化される。それは、凸部に堆積した５ｉ０
２膜の傾斜側面からエツチングされ、そのエツチングは
凸部側面の傾斜角度に依存性があって、′バイアス電圧
を加減して、工、チング速度と堆積速度とを平衡させる
と、凸部への堆積を零にすることができる。尚、バイア
スは堆積基板の側に負バイアスを印加するもので、その
ためにバイアススパッタ法と名付けられている。
次いで、第１図（ｄ）に示すように、表出した単結晶シ
リコン膜１３上に、選択的に膜厚４０００Å以上の単結
晶シリコン膜１５をエピタキシャル成長する。
リコン膜１３上に、選択的に膜厚４０００Å以上の単結
晶シリコン膜１５をエピタキシャル成長する。
この選択エピタキシャル成長法は、反応ガスとして塩素
系ガスを含むガス、例えばジクロールシラン（ＳｉＨ２
Ｃ１２）を用いると、単結晶シリコン上には成長するが
、５ｉ０２膜などの上には成長しない成長方法で、既に
良く知られている方法である。
系ガスを含むガス、例えばジクロールシラン（ＳｉＨ２
Ｃ１２）を用いると、単結晶シリコン上には成長するが
、５ｉ０２膜などの上には成長しない成長方法で、既に
良く知られている方法である。
理由は、塩素ガスによるエツチングが起こるからで、単
結晶シリコンと多結晶シリコンとのエツチング比が異な
るために、このような選択的な成長が可能なものである
。
結晶シリコンと多結晶シリコンとのエツチング比が異な
るために、このような選択的な成長が可能なものである
。
次いで、第１図ｆｅ）に示すように、Ｓｉ○２膜１４を
ウェットエツチング法によって弗酸（ＨＦ） ｆｇ液で
エツチング除去する。この場合、エツチング比が相異す
るため、単結晶シリコン膜１３は殆どエツチングされな
い。
ウェットエツチング法によって弗酸（ＨＦ） ｆｇ液で
エツチング除去する。この場合、エツチング比が相異す
るため、単結晶シリコン膜１３は殆どエツチングされな
い。
次いで、第１図ｆｆ）に示すように、全面を四塩化炭素
（ＣＦ４）ガスによるドライエツチング法を用い、単結
晶シリコン膜１５．１３をコントロールエッチして、５
ｉ０２膜１２上の単結晶シリコン膜１３のみ残存させ、
他の単結晶シリコン膜をエツチング除去する。これは、
５ｉ０２膜１２の上には単結晶シリコン膜１５が堆積し
ており、そのシリコン膜１５がエツチング除去されると
同時に、シリコン基板１１に接した単結晶シリコン膜１
３部分がエツチング除去されるから、エツチング時間の
凋整によって５ｉ０２膜１２上の単結晶シリコン膜１３
のみを残存することができるものである。
（ＣＦ４）ガスによるドライエツチング法を用い、単結
晶シリコン膜１５．１３をコントロールエッチして、５
ｉ０２膜１２上の単結晶シリコン膜１３のみ残存させ、
他の単結晶シリコン膜をエツチング除去する。これは、
５ｉ０２膜１２の上には単結晶シリコン膜１５が堆積し
ており、そのシリコン膜１５がエツチング除去されると
同時に、シリコン基板１１に接した単結晶シリコン膜１
３部分がエツチング除去されるから、エツチング時間の
凋整によって５ｉ０２膜１２上の単結晶シリコン膜１３
のみを残存することができるものである。
次いで、第１図（勢に示すように、前記第１図（Ｃ）に
説明した工程と同様に、バイアススバッタ法によって５
ｉ０２１１１６ （第３の絶縁層）を被着して、凸部の
単結晶シリコン膜１３の周囲にのみ堆積させ、単結晶シ
リコン膜１３を表出させて、全面を平坦化させる。
説明した工程と同様に、バイアススバッタ法によって５
ｉ０２１１１６ （第３の絶縁層）を被着して、凸部の
単結晶シリコン膜１３の周囲にのみ堆積させ、単結晶シ
リコン膜１３を表出させて、全面を平坦化させる。
以下の工程は、その単結晶シリコン膜１３領域に半導体
素子を形成して、ＩＣが完成する。
素子を形成して、ＩＣが完成する。
このようにすれば、酸化処理工程が不要であるから、処
理時間が削減されて、工数が減少する他、フォトプロセ
スを用いないために、形成方法は簡略化できる。
理時間が削減されて、工数が減少する他、フォトプロセ
スを用いないために、形成方法は簡略化できる。
［発明の効果］
以上の説明から明らかなように、本発明によれば三次元
ＬＳＩの誘電体分離工程において、処理時間と工数が著
しく減少し、製造コストが低下してスループットが向上
すると共に、セルファラインによる形成方法であるから
、高集積化が図れる効果も得られるものである。
ＬＳＩの誘電体分離工程において、処理時間と工数が著
しく減少し、製造コストが低下してスループットが向上
すると共に、セルファラインによる形成方法であるから
、高集積化が図れる効果も得られるものである。
第１図（ａ）〜（沿は本発明にかかる形成方法を説明す
るための工程順断面図、 第２図（ａ）〜Ｉｃ）は従来の形成方法を説明するため
の工程順断面図である。 図において、 １．１１は単結晶シリコン基板、 ２、 ５．１２．１４．１６は５ｉ０２膜、３′、１３
：は多結晶シリコン膜、 ３、１３．１５は単結晶シリコン膜、 ４は酸化防止マスク（Ｓｉ ０２膜を介したＳｉ３Ｎ４
膜からなるマスク） を示している。 第１図 第 １ 図 第２！ｌ！Ｊ
るための工程順断面図、 第２図（ａ）〜Ｉｃ）は従来の形成方法を説明するため
の工程順断面図である。 図において、 １．１１は単結晶シリコン基板、 ２、 ５．１２．１４．１６は５ｉ０２膜、３′、１３
：は多結晶シリコン膜、 ３、１３．１５は単結晶シリコン膜、 ４は酸化防止マスク（Ｓｉ ０２膜を介したＳｉ３Ｎ４
膜からなるマスク） を示している。 第１図 第 １ 図 第２！ｌ！Ｊ
Claims (1)
- 選択的に第１の絶縁層が設けられた単結晶半導体基板
上に、非単結晶半導体層を気相成長し、更にビームアニ
ールして、前記単結晶半導体基板の結晶方位に沿った単
結晶半導体層に形成した後、バイアススパッタ法によつ
て、前記単結晶半導体基板と接している単結晶半導体層
部分の上面に、選択的に第２の絶縁層を被着させる工程
、次いで、前記第１の絶縁層上に表出して存在する単結
晶半導体層の上面に、選択的に単結晶半導体層をエピタ
キシャル成長する工程、次いで、前記第２の絶縁層と、
該第２の絶縁層下の前記単結晶半導体層を除去し、バイ
アススパッタ法によつて第３の絶縁層を選択的に被着し
て、表面を平坦化する工程が含まれてなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23648484A JPH0669024B2 (ja) | 1984-11-08 | 1984-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23648484A JPH0669024B2 (ja) | 1984-11-08 | 1984-11-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113230A true JPS61113230A (ja) | 1986-05-31 |
| JPH0669024B2 JPH0669024B2 (ja) | 1994-08-31 |
Family
ID=17001410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23648484A Expired - Lifetime JPH0669024B2 (ja) | 1984-11-08 | 1984-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669024B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213336A (ja) * | 1987-02-28 | 1988-09-06 | Canon Inc | 半導体基材の製造方法 |
| JPS63306618A (ja) * | 1987-06-08 | 1988-12-14 | Sanyo Electric Co Ltd | Ｓｏｉ構造の形成方法 |
| KR100678465B1 (ko) * | 2005-02-03 | 2007-02-02 | 삼성전자주식회사 | 선택적인 에피택셜 반도체층의 형성방법 |
-
1984
- 1984-11-08 JP JP23648484A patent/JPH0669024B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213336A (ja) * | 1987-02-28 | 1988-09-06 | Canon Inc | 半導体基材の製造方法 |
| JPS63306618A (ja) * | 1987-06-08 | 1988-12-14 | Sanyo Electric Co Ltd | Ｓｏｉ構造の形成方法 |
| KR100678465B1 (ko) * | 2005-02-03 | 2007-02-02 | 삼성전자주식회사 | 선택적인 에피택셜 반도체층의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669024B2 (ja) | 1994-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08501900A (ja) | 結合ウェーハの製法 | |
| JPH02191320A (ja) | 結晶物品及びその形成方法 | |
| JPH05198667A (ja) | 分離領域のプレーナ化技術 | |
| JPS61113230A (ja) | 半導体装置の製造方法 | |
| JPS59182538A (ja) | 半導体装置およびその製造方法 | |
| JPS60193324A (ja) | 半導体基板の製造方法 | |
| JPS6163013A (ja) | Ｓｏｉ用シ−ド構造の製造方法 | |
| JPH03125458A (ja) | 単結晶領域の形成方法及びそれを用いた結晶物品 | |
| JPS61114514A (ja) | 半導体装置の製造方法 | |
| JP2643015B2 (ja) | 完全誘電体分離基板の製造方法 | |
| JPS5849027B2 (ja) | 半導体集積回路装置の製法 | |
| JPH06244275A (ja) | 半導体素子用基板の製造方法、電界効果型トランジスターの製造方法、及び結晶の製造方法 | |
| JP2595564B2 (ja) | 半導体装置の製造方法 | |
| JPS582040A (ja) | 半導体装置の製造方法 | |
| JP2778114B2 (ja) | 半導体基板の製法 | |
| JP2527015B2 (ja) | 半導体膜の製造方法 | |
| JPS59227137A (ja) | 半導体基板の製造方法 | |
| JPS58169929A (ja) | 半導体装置の製造方法 | |
| JPS61179522A (ja) | 半導体装置の製造方法 | |
| JPS6095936A (ja) | 半導体基体の製造方法 | |
| JPH09135017A (ja) | 量子デバイスの製造方法 | |
| JPS60117748A (ja) | 半導体装置の製造方法 | |
| JPS60752A (ja) | 半導体装置の製造方法 | |
| JPH0513560A (ja) | 誘電体分離基板およびその製造方法 | |
| JPS6281728A (ja) | 素子分離領域の形成方法 |