JPS61179522A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61179522A
JPS61179522A JP59214756A JP21475684A JPS61179522A JP S61179522 A JPS61179522 A JP S61179522A JP 59214756 A JP59214756 A JP 59214756A JP 21475684 A JP21475684 A JP 21475684A JP S61179522 A JPS61179522 A JP S61179522A
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Ryoichi Mukai
良一 向井
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法のうら、特にＳＯ■構造
半導体装置におｉる単結晶半導体層の形成方法に関する
。
半導体集積回路（ＩＣ）はＬＳＩ、ＶＬＳＩと二次元（
平面的）領域で微細化、高集積化されてきたが、その微
細化にも限度があって、それを更に高集積化するための
手段として、現在、立体的に積み上げる三次元ＬＳＩが
大きくクローズアンプしてきた。
このような三次元ＬＳＩの基礎になっているのが、Ｓ　
ＯＩ　　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ
）構造の半導体素子で、それは、絶縁基板上に非単結晶
性半導体層を被着し、ビームアニールして単結晶化し、
その単結晶半導体層に素子を形成する方法によって作成
される。
かくして、このような半導体素子が絶縁膜を介して多層
に積み上げられて三次元ＬＳＩに形成されるが、更に、
このＳＯ■構造の半導体素子は、従来の半導体基板上に
形成した半導体素子に比べて、一層高集積化・高性能化
される利点がある。
例えば、ＣＭＯ３素子からなるＩＣを形成する場合、半
導体領域が絶縁膜上にあるために、特性上からはラッチ
アップの心配がなく、また、チャネルストッパが不要に
なって、集積度は更に高められる。
かように利点の多いＳＯＩ構造ではあるが、その製造方
法はできるだけ高い製造歩留が得られ、且つ、処理工数
が少ないこと、換言すればスループットの高いことが要
望されている。
［従来の技術］ さて、従来の絶縁膜上に形成する単結晶半導体Ｉｌｌ　
（単結晶半導体層）の形成方法を説明すると、第２図（
ａｌないしくＣ１にその工程順断面図を示している。ま
ず、同図ｆａｌに示すように、シリコン基板１の上に選
択的に二酸化シリコン（ＳｉＣｈ）膜２を形成し、その
上に多結晶シリコン膜３“を化学気相成長（ＣＶＤ）法
によって被着させる。
次いで、第２図中）に示すように、その多結晶シリコン
膜３′の上から連続アルゴンレーザ（ＣＷ−Ａｒ　Ｌａ
５ｅｒ）ビームをスキャンニング（走査）して加熱熔融
し、多結晶シリコン膜を単結晶シリコン基板１の結晶方
位に沿った単結晶シリコン膜３に変成させる。これをラ
テラルシーデング法と云うが、本例はレーザビームを用
いて横方向に走査し、単結晶シリコン基板を種（シード
）として単結晶化するアニール方式で、このようなシー
ドを用いたラテラルシーデング法によれば、形成した単
結晶シリコン膜の結晶方位が制御し易くなる。
次いで、第２図（Ｃ）に示すように、Ｓｉ○２膜２上の
単結晶シリコン膜３の上面に、酸化防止マスク４を形成
し、その他のシリコン基板ｌと接した単結晶シリコン膜
部分を露出させて、その露出部分を選択的に高温酸化し
て５ｉ０２膜５を生成する。
この場合、酸化防止マスク４には例えば、膜厚の薄い５
ｉ０２膜を介した窒化シリコン（Ｓｉａ　Ｎ４）膜が用
いられ、このような選択酸化法をＬＯＣＯＳ法と云う。
そうして、次に、酸化防止マスク４を除去すると、単結
晶シリコン膜３領域が５ｉ０２膜（絶縁膜）２．５に包
囲された島状領域になり、この単結晶シリコン膜３領域
に半導体素子を形成すれば、その半導体素子は例えばＣ
ＭＯ３の場合にはランチアップが起こらない等、高性能
化された素子が形成される。
尚、この単結晶シリコン膜３の島状領域は、例えば面積
１０μｍ角、厚さ４０００人程度０大きさで、このよう
な領域が例えば、メツシュ状（市松模様状）に形成され
る。
［発明が解決しようとする問題点］ ところで、この従来の単結晶シリコン膜領域の形成方法
のうち、第２図ＴＣ）に説明した選択的高温酸化工程（
ＬＯＧＯＳ工程）は、膜厚の厚い単結晶シリコン膜３を
温度９５０℃程度の高湿雰囲気中で加熱して酸化させる
工程で、例えば膜厚４０００人の単結晶シリコン膜３を
酸化するためには約１０時間と云う長い酸化処理時間を
要している。
ここに、加熱温度を９５０℃程度とするのは、Ｓｉ３　
Ｎ４１１５Ｍの耐熱性から決められているもので、更に
高温度にするとＳｉ３Ｎ４膜が損傷する恐れがあるから
である。
しかし、上記のような長時間処理は、当然多くの工数と
費用がかかる問題であり、又、膜厚４０００人の単結晶
シリコン膜３を酸化して約８０００人の厚いＳｉ　０２
　Ｉ！Ｊ５を生成すれば、横方向にも酸化が進んで、結
晶シリコン膜３領域の面積など、ディメンジョン（寸法
）の制御が難しくなる欠点がある。
本発明は、このような問題点の多い長時間酸化処理工程
を除去した単結晶シリコン膜の形成方法を提案するもの
である。
［問題点を解決するための手段］ その目的は、選択的に絶縁層が設けられた単結晶半導体
基板上に、半導体層を気相成長し、更にビームアニール
して、前記単結晶半導体基板の結晶方位に沿った単結晶
半導体層を形成した後、前記単結晶半導体基板と接して
いる該単結晶半導体層部分をエツチング除去し、次いで
、露出した前記単結晶半導体基板の表面を酸化する工程
が含まれる半導体装置の製造方法によって達成すること
ができる。
［作用］ 即ち、ビームアニールして、厚い膜厚を有する単結晶半
導体層（単結晶半導体膜）を形成した後、従来の選択酸
化部分をエツチング除去して、シードにした単結晶半導
体基板を露出させ、その表面を酸化して、単結晶半導体
層を酸化膜（絶縁膜）上に浮かんだ島状に形成する。
そうすれば、高温度における酸化処理時間を短縮するこ
とができて、工数や費用を軽減させ、且つ、寸法制御を
容易にして歩留を高くすることができる。
［実施例］ 以下１図面を参照して実施例によって詳細に説明する。
第１図（ａｌ〜（ｅ）は本発明にかかる形成方法の工程
順断面図を示している。まず、第１図（ａｌに示すよう
に、選択的にＳｉＯ□膜１２膜形２されたシリコン基板
１１の上面に、モノシランガスを分解して被着するＣＶ
Ｄ法によって、膜厚４０００人の多結晶シリコン膜１３
“を被着する。
次いで、第１図（ｂ）に示すように、連続アルゴンレー
ザビームを走査し、表面の多結晶シリコン膜を加？Ｊｇ
融して、すべて単結晶シリコン膜１３に変成する。この
時、シリコン基板は約４５０℃に加熱し、レーザアニー
ル条件はレーザ出力を１０Ｗ、ビームスポット径を３０
〜５０μｍφ、走査速度を１０ｃｍ／ｓｅｃ程度にする
。そうすると、単結晶シリコン基板１１の結晶方位に沿
った結晶品質の良い単結晶シリコン膜１３が形成される
。
次いで、第１図（Ｃ）に示すように、単結晶シリコン膜
１３の上面に酸化防止マスク１４を形成し、これをレジ
スト膜１５によってパターンニングして、５ｉ０２膜１
２上の単結晶シリコン膜１３にのみ酸化防止マスク１４
を被覆し、その他のシリコン基板１１と接する部分を露
出させる。この時、酸化防止マスク１４には、ＬＯＣＯ
Ｓ法と同じく膜厚５００人の５ｉ０２膜を介在させた膜
厚１０００人のＳｉ３Ｎ４膜を用い、そのうちの薄い５
１０２Ｍ＊はシリコン膜とＳｉ３Ｎ４とのストレス緩衝
膜で、これは単結晶シリコン膜１３の表面を酸化させて
形成させる。また、この酸化防止マスク１４のパターン
ニングには、四塩化炭素（ＣＦ４）ガスによるプラズマ
エツチング法が適当である。
次いで、第１図Ｔｄ）に示すように、露出したシリコン
膜１３部分を、同じく四塩化炭素ガスを用いたプラズマ
エツチングで、選択的に除去する。この際、レジスト膜
マスク１５はそのまま残存させてエツチングする。
次いで、第１図（ｅ）に示すように、レジスト膜マスク
１５を除去した後、上記の酸化防止マスク１４をマスク
として高温酸化し、露出したシリコン基板１１の表面に
５ｉ０２膜１６を生成させる。この高温酸化処理は、従
来の膜厚４０００人程度０厚いシリコン膜３を酸化させ
る工程と比べ、その半分程度あるいはそれ以下の膜厚を
酸化するだけで良く、処理時間は６時間又はそれ以下に
短縮される。従って、工数、費用が半減すると共に、シ
リコン膜１３領域等の寸法精度も改善される。
以下の工程は、酸化防止マスク１４をエツチング除去し
て単結晶シリコンＮ＊１３領域を表出させ、その領域に
半導体素子が形成される。
［発明の効果］ 以上の説明から明らかなように、本発明によれば三次元
ＬＳＩの製造方法において、工数や費用が著しく減少し
て、製造コストが低下すると共に、単結晶シリコン膜領
域等のパターンニング精度が改善されて歩留が良くなり
、ＬＳＩのスループット向上に大きく貢献するものであ
る。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は本発明にかかる形成方法を説明
するための工程順断面図、 第２図（ａ）〜（Ｃ）は従来のの形成方法を説明するた
めの工程断面図である。 図において、 １．１１は単結晶シリコン基板、 ２、　５．１２．１６は５ｉ０２膜、 ３’、１３’は多結晶シリコン膜、 ３．１３は単結晶シリコン膜、 ４．１４は酸化防止マスク（Ｓｉ０２膜を介在させたＳ
ｉ３Ｎ４膜からなるマスク）、 １５はレジスト膜マスク を示している。 Ｏコ 手３売ネ甫ヱＥクン（方〜 昭和６１年　３月４日 １、事件の表示 昭和５９年特許願第２１４７５６号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係　　特許出願人 住所　神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称　富　　士　　通　　株　　式　　会　　社
４、代理人

Claims (1)

    【特許請求の範囲】
  1. 　選択的に絶縁層が設けられた単結晶半導体基板上に、
    半導体層を気相成長し、更にビームアニールして、前記
    単結晶半導体基板の結晶方位に沿った単結晶半導体層を
    形成した後、前記単結晶半導体基板と接している該単結
    晶半導体層部分をエッチング除去し、次いで、露出した
    前記単結晶半導体基板の表面を酸化する工程が含まれて
    なることを特徴とする半導体装置の製造方法。
JP59214756A 1984-10-12 1984-10-12 半導体装置の製造方法 Pending JPS61179522A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59178767A (ja) * 1983-03-29 1984-10-11 Hitachi Ltd 半導体装置
JPS6151841A (ja) * 1984-08-21 1986-03-14 Mitsubishi Electric Corp 半導体装置の製造方法

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