JPS6151841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6151841A JPS6151841A JP17558484A JP17558484A JPS6151841A JP S6151841 A JPS6151841 A JP S6151841A JP 17558484 A JP17558484 A JP 17558484A JP 17558484 A JP17558484 A JP 17558484A JP S6151841 A JPS6151841 A JP S6151841A
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- semiconductor substrate
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明ｔま絶縁体からなる素子分離領域（以下「分離
領域」と略称する）を有する半導体装置の製造方法に関
するものである。
領域」と略称する）を有する半導体装置の製造方法に関
するものである。
第１図は従来の半導体装置の製造方法を説明するために
その主要段階における状態を示す断面図で、まずｎ形の
半導体基板（１）の表面部にｎ′形拡散層（２）を形成
した後、分離領域となるべき部分以外の表面に酸化膜（
３）を形成した後、これをマスクとしてエツチングを施
してｎ十形拡散層（２）を越えて半導体基板（１）内に
深く達する凹部（４）を形成する（第１図Ａ）。次に、
凹部（４）の内部を含めて上面を酸化して酸化膜（３Ｎ
）を形成し、その上に全面にポリシリコンを堆積させ、
凹部（４）を完全に埋めた後、なお十分の厚さにポリシ
リコン層（５）を形成する（第１図Ｂ）。つづいて、半
導体基板（１）側から酸化膜（３ａ）に到達する−まで
半導体基板（１）ヲフッヒングする（第１図Ｃは第１図
Ｂとは上丁反転している）０そして残った半導体基板（
ｌａ）内に周知の方法でｐ形ベース層（６）、？形エミ
ッタ層（７）およびヤ形エミッタ層（７）およびｎ十形
コレクタコンタクト層（８）を形成してトランジスタな
どの素子を設け、所要の電極（９）を形成して半導体装
ｆｉｉ＆″ｔ、完成する（第１図Ｄ）。
その主要段階における状態を示す断面図で、まずｎ形の
半導体基板（１）の表面部にｎ′形拡散層（２）を形成
した後、分離領域となるべき部分以外の表面に酸化膜（
３）を形成した後、これをマスクとしてエツチングを施
してｎ十形拡散層（２）を越えて半導体基板（１）内に
深く達する凹部（４）を形成する（第１図Ａ）。次に、
凹部（４）の内部を含めて上面を酸化して酸化膜（３Ｎ
）を形成し、その上に全面にポリシリコンを堆積させ、
凹部（４）を完全に埋めた後、なお十分の厚さにポリシ
リコン層（５）を形成する（第１図Ｂ）。つづいて、半
導体基板（１）側から酸化膜（３ａ）に到達する−まで
半導体基板（１）ヲフッヒングする（第１図Ｃは第１図
Ｂとは上丁反転している）０そして残った半導体基板（
ｌａ）内に周知の方法でｐ形ベース層（６）、？形エミ
ッタ層（７）およびヤ形エミッタ層（７）およびｎ十形
コレクタコンタクト層（８）を形成してトランジスタな
どの素子を設け、所要の電極（９）を形成して半導体装
ｆｉｉ＆″ｔ、完成する（第１図Ｄ）。
ところが、上述の従来の方法では、ウエーノ飄の強度保
持のため、ポリシリコン層（５）の厚さを百μ〜数百μ
程度にも堆積させぬｒ１′ならず、長時間を要する。更
に半導体基板（１）のラッピングに際して、ラッピング
量にばらつきが多く、活性領域の厚さのコントロールに
難点があった。
持のため、ポリシリコン層（５）の厚さを百μ〜数百μ
程度にも堆積させぬｒ１′ならず、長時間を要する。更
に半導体基板（１）のラッピングに際して、ラッピング
量にばらつきが多く、活性領域の厚さのコントロールに
難点があった。
この発明は以上のような点に鑑みてなされたもので、活
性領域を堆積またはエピタキシャル成長てパ 糸形成することによって活性領域の厚さの制御の容易な
半導体装置の製造方法を提供するものである０ 〔発明の実施例〕 第２図なまこの発明の一実施例を説明するためにその主
要段階にお・ける状態を示す断面図である。
性領域を堆積またはエピタキシャル成長てパ 糸形成することによって活性領域の厚さの制御の容易な
半導体装置の製造方法を提供するものである０ 〔発明の実施例〕 第２図なまこの発明の一実施例を説明するためにその主
要段階にお・ける状態を示す断面図である。
まず、ｐ形半導体基板（１）の表面を熱酸化して数百へ
の厚さの１賞化膜を形成し、その上に窒化膜を堆積させ
た後、活性領域となるべき部分のこれらの膜を写真製版
技術によって除去し、分離領域となるべき部分の上に酸
化膜（２）および窒化膜（２）を残す（第２図Ａ）。つ
づいて窒化膜α３′ｔ−マスクとして再度熱酸化を施し
数回〜数千人の厚さの熱酸化膜α弔を形成した後、上記
窒化膜（至）を除去し、上記熱酸化膜α４１マスクとし
てホウ素（Ｂ）をイオン注入またはガス拡散してｐ形半
導体基板（６）内にｒ影領域（ハ）を形成する（第２図
Ｂ）ｏ次に、この針形領域（ト）上の酸化膜＠を除去し
全上面にポリシリコンを０．５〜２．０μの厚さに堆積
させ、これにｎ形不純物（例えばｓｂまたはＡｓ）をイ
オン注入または拡散によって導入してｎ十形ポリシリコ
７層頭を形成する（第２図Ｃ）。このとき、ポリシリコ
ンを全土面面に堆積させる代りに、全上面にシリコンを
エピタキシャル成長させ、ｒ影領域上には単結晶シリコ
ン層を酸化膜（１４）の上には多結晶シリコン１裔を形
成するようにしてもよく、更に、ｎ形不純物の導入も全
面ではなく必要な部分にのみ導入してもよい。
の厚さの１賞化膜を形成し、その上に窒化膜を堆積させ
た後、活性領域となるべき部分のこれらの膜を写真製版
技術によって除去し、分離領域となるべき部分の上に酸
化膜（２）および窒化膜（２）を残す（第２図Ａ）。つ
づいて窒化膜α３′ｔ−マスクとして再度熱酸化を施し
数回〜数千人の厚さの熱酸化膜α弔を形成した後、上記
窒化膜（至）を除去し、上記熱酸化膜α４１マスクとし
てホウ素（Ｂ）をイオン注入またはガス拡散してｐ形半
導体基板（６）内にｒ影領域（ハ）を形成する（第２図
Ｂ）ｏ次に、この針形領域（ト）上の酸化膜＠を除去し
全上面にポリシリコンを０．５〜２．０μの厚さに堆積
させ、これにｎ形不純物（例えばｓｂまたはＡｓ）をイ
オン注入または拡散によって導入してｎ十形ポリシリコ
７層頭を形成する（第２図Ｃ）。このとき、ポリシリコ
ンを全土面面に堆積させる代りに、全上面にシリコンを
エピタキシャル成長させ、ｒ影領域上には単結晶シリコ
ン層を酸化膜（１４）の上には多結晶シリコン１裔を形
成するようにしてもよく、更に、ｎ形不純物の導入も全
面ではなく必要な部分にのみ導入してもよい。
さて、上記ｎ十形ポリシリコン層αＱの少なくとも表面
を単結晶化するに十分な温度（例えば１２００℃以上の
温ｉｆ）で／−Ｊｒ要時間熱処理を施す。この熱処理は
拡散炉を用いてもよいが、レーザアニール、またはラン
グ加熱などの方法を用いてもよい。こ、 の実施例の場
合、ｎ十形ポリシリコツツルＱに導入された不純物ｉｊ
ｆ’、にｐ十形拡散層συの不７補物−（−二を適度に
合わせておけば、それ以外は温度と時間に制約がない点
に犬さなメリフトを有している。
を単結晶化するに十分な温度（例えば１２００℃以上の
温ｉｆ）で／−Ｊｒ要時間熱処理を施す。この熱処理は
拡散炉を用いてもよいが、レーザアニール、またはラン
グ加熱などの方法を用いてもよい。こ、 の実施例の場
合、ｎ十形ポリシリコツツルＱに導入された不純物ｉｊ
ｆ’、にｐ十形拡散層συの不７補物−（−二を適度に
合わせておけば、それ以外は温度と時間に制約がない点
に犬さなメリフトを有している。
このようにして表面を単結晶化したｎ十形ポリシリコツ
層ａ＊の上にｎ形エピタキシャル成長層αηを形成しく
第２図Ｄ）。その表面に酸化膜明およびこの開孔を介し
てｎ形エピタキシャル成長層α′７）−、；−よびｎ＋
形ポリシリコン層αＱにエツチングを施し、凹部（４）
を形成する（第２図Ｅ）。このエツチングはプラスマエ
ッチング、反応性イオンエツチング（ＲＩＥ）などのド
ラＩエツチング方法が用いられる。
層ａ＊の上にｎ形エピタキシャル成長層αηを形成しく
第２図Ｄ）。その表面に酸化膜明およびこの開孔を介し
てｎ形エピタキシャル成長層α′７）−、；−よびｎ＋
形ポリシリコン層αＱにエツチングを施し、凹部（４）
を形成する（第２図Ｅ）。このエツチングはプラスマエ
ッチング、反応性イオンエツチング（ＲＩＥ）などのド
ラＩエツチング方法が用いられる。
次に、凹部（４）の内壁面を酸化膜Ｑυで覆った後にそ
の凹部（イ）をポリシリコンなどの絶縁体■で埋め、そ
してクエーハ全上面を酸化膜ので覆う（第２図Ｆ）ｏそ
してｎ形エピタキシャル成長層αカの１つにｐ形ベース
層■、ｎ十形エミッタ層四およびｎ十形コレクタコンタ
クト層（４）を形成し、更にＷ極＠金形成してトランジ
スタを作り込む（第２図Ｇ）。
の凹部（イ）をポリシリコンなどの絶縁体■で埋め、そ
してクエーハ全上面を酸化膜ので覆う（第２図Ｆ）ｏそ
してｎ形エピタキシャル成長層αカの１つにｐ形ベース
層■、ｎ十形エミッタ層四およびｎ十形コレクタコンタ
クト層（４）を形成し、更にＷ極＠金形成してトランジ
スタを作り込む（第２図Ｇ）。
なお、上記実施例の各部分の導′成形は反転させてもよ
いことは半導体分野では常識である。
いことは半導体分野では常識である。
以上のように、この発明では活性領域を構成するポリシ
リコン層及びエピタキシャル成長層はそれぞれ准、債及
びエピタキシーフル成長で形成されるのでサブミクロン
単位以下でＩＧ制御が可能で制御性が良好で、ｑ！ｐ性
の安定した絶縁体分離領域形半導体装置が得られる。
リコン層及びエピタキシャル成長層はそれぞれ准、債及
びエピタキシーフル成長で形成されるのでサブミクロン
単位以下でＩＧ制御が可能で制御性が良好で、ｑ！ｐ性
の安定した絶縁体分離領域形半導体装置が得られる。
第１図は従来の半導体装はの製造方法を説明するために
その主要段階における状８を示す断面図第２図はこの発
明の一実施例を説明するためにその主要段階Ｋ 、６−
ける状態を示すに、ｌ′ｒ面図でちる。 図において、αυは半導体基板、α″３ばη１の酸化膜
、（１，！μ屋比膜、Ｃ１４）は第２の酸化膜、（埒は
高ｌ硅度不純′吻拡散層（戸形領域）、αＧに／リフ２
層（ポリノリコンｊ−）、αηにエヒタヤシャル成長層
、已は絶娠体である。 なお、図千同−行号に同一−を之は相当部分を示す。
その主要段階における状８を示す断面図第２図はこの発
明の一実施例を説明するためにその主要段階Ｋ 、６−
ける状態を示すに、ｌ′ｒ面図でちる。 図において、αυは半導体基板、α″３ばη１の酸化膜
、（１，！μ屋比膜、Ｃ１４）は第２の酸化膜、（埒は
高ｌ硅度不純′吻拡散層（戸形領域）、αＧに／リフ２
層（ポリノリコンｊ−）、αηにエヒタヤシャル成長層
、已は絶娠体である。 なお、図千同−行号に同一−を之は相当部分を示す。
Claims (1)
- （１）第１導電形の半導体基板の上面を酸化して第１の
酸化膜を形成し、この第１の酸化膜の上に更に窒化膜を
形成し、上記半導体基板の素子を形成すべき部分上の上
記窒化膜および第１の酸化膜を除去した後、上記半導体
基 板の上面を酸化して上記素子形成部分の上に厚さ数百な
いし数千Åの第２の酸化膜を形成し、その後に、残存す
る上記窒化膜を除去し、上記素子形成部以外の上記半導
体基板の上面部に第１導電形の高濃度不純物拡散層を形
成し、この高濃度不純物拡散層上の上記第１の酸化膜を
除去した後に、上記第２の酸化膜上および上記高濃度不
純物拡散層上にわたつてシリコン層を形成し、このシリ
コン層の少なくとも上記素子形成部分上の部分に上記第
１導電形とは反対の第２導電形の不純物を高濃度に導入
し、熱処理によつて上記シリコン層の少なくとも表面部
を単結晶化した後、その上に第２導電形のエピタキシャ
ル成長層を形成し、上記高濃度不純物拡散層上の上記エ
ピタキシャル成長層およびシリコン層をエッチング除去
し、この除去部分を絶縁体で埋めて素子分離領域を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17558484A JPS6151841A (ja) | 1984-08-21 | 1984-08-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17558484A JPS6151841A (ja) | 1984-08-21 | 1984-08-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151841A true JPS6151841A (ja) | 1986-03-14 |
Family
ID=15998636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17558484A Pending JPS6151841A (ja) | 1984-08-21 | 1984-08-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179522A (ja) * | 1984-10-12 | 1986-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-08-21 JP JP17558484A patent/JPS6151841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179522A (ja) * | 1984-10-12 | 1986-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
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