CN107369648A - 一种双栅氧化层制造方法 - Google Patents

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Abstract

本申请实施例公开了一种双栅氧化层制造方法。在该制造方法中，先形成厚栅氧化层，再形成薄栅氧化层，并企图通过光刻图案化，使光刻胶覆盖厚栅氧化层，并露出薄栅氧化层；如此在对薄栅氧化层进行氮掺杂时，不会将氮掺杂到厚栅氧化层内，如此，就不会导致厚栅氧化层对应的高阈值电压的MOS管的TDDB性能变差。因此，通过本申请提供的双栅氧化层制造方法能够在进行高质量薄氧化层生长的同时，获得TDDB性能较高的高阈值电压的MOS管。

Description

一种双栅氧化层制造方法
技术领域
本申请涉及一种集成电路的制造技术领域，尤其涉及一种双栅氧化层制造方法。
背景技术
随着人们对高速、低功耗、高驱动性能的集成电路的要求，具有不同阈值电压的MOS器件被广泛应用于逻辑电路或者其它电路中，以满足不同操作电压的需求。举例来说，对系统单芯片(system on chip，简称SOC)而言，便需要高速的逻辑元件以及具备低漏电与优异的元件可靠度的高密度存储器，因此便需要多种栅氧化层的厚度。阈值电压的不同通过MOS器件的栅氧化层的厚度来实现。栅氧化层的厚度越大，MOS器件的阈值电压越高。
在当前的制备工艺中，通常采用双栅(DualGate)的方法来实现单片芯片同时存在不同阈值电压的MOS管。为满足低阈值电压的MOS管快速低功耗的需求，其栅氧化层(gateoxide)的厚度一般比较薄，例如小于(埃米)，该薄栅氧化层一般采用DPN(Decoupledplasma nitridation，去偶合等离子体氮化)工艺生长，即先生长氧化硅，然后再对氧化硅进行N(氮)掺杂，最后进行退火处理。该DPN工艺可以生长出质量较好、厚度比较薄的栅氧化层。然而，现有的不同厚度的栅氧化层的形成方法中，在对薄栅氧化层进行N掺杂时，也会在厚栅氧化层上掺杂上N。由于N掺杂可以提高掺杂材料层的介电常数，导致材料的TDDB(timedependent dielectric breakdown，与时间相关的电介质击穿)加速因子变大，从而导致高阈值电压的MOS管的TDDB性能变差。
发明内容
有鉴于此，本申请提供了一种双栅氧化层制造方法，以在保证低阈值电压的栅氧化层的质量的前提下，改善高阈值电压的MOS管的TDDB性能。
为了解决上述技术问题，本申请采用了如下技术方案：
一种双栅氧化层制造方法，包括：
提供衬底，所述衬底上形成有相互隔离的第一有源区和第二有源区；
在所述第一有源区上形成第一栅氧化层；
在所述第二有源区上形成第二栅氧化层；
在衬底上方涂覆光刻胶并进行光刻图案化，使光刻胶覆盖所述第一栅氧化层，并露出所述第二栅氧化层；
对所述第二栅氧化层进行氮掺杂；
去除光刻胶，并对第二栅氧化层进行退火处理；
其中，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度。
可选地，所述第二栅氧化层的厚度范围为18～30埃米。
可选地，所述氮掺杂中的氮掺杂能量为0.5～3keV，掺杂剂量为1014～1020cm-3。
可选地，所述第一有源区和所述第二有源区之间的衬底中形成有元件隔离结构。
可选地，所述元件隔离结构为浅沟槽隔离结构或场氧化层。
可选地，在所述第一有源区上形成第一栅氧化层，具体包括：
通过热氧化方法或者化学气相沉积方法在所述第一有源区上形成第一栅氧化层。
可选地，所述在所述第一有源区上形成第一栅氧化层，具体包括：
在衬底表面上形成第一栅氧化层；
刻蚀去除所述第二有源区上方的第一栅氧化层。
可选地，在所述第二有源区上形成第二栅氧化层，具体包括：
通过原位蒸汽生长ISSG工艺在所述第二有源区上形成第二栅氧化层。
可选地，所述退火处理的工艺条件为：温度900～1100℃；氧气流量2～4slm；退火时间30～90s。
相较于现有技术，本申请具有以下有益效果：
通过以上技术方案可知，本申请实施例提供的不同厚度的栅氧化层的制造方法中，先形成厚栅氧化层，再形成薄栅氧化层，并企图通过光刻图案化，使光刻胶覆盖厚栅氧化层，并露出薄栅氧化层；如此在对薄栅氧化层进行氮掺杂时，不会将氮掺杂到厚栅氧化层内，如此，就不会导致厚栅氧化层对应的高阈值电压的MOS管的TDDB性能变差。因此，通过本申请提供的不同厚度的栅氧化层的制造方法能够在进行高质量薄氧化层生长的同时，获得TDDB性能较高的高阈值电压的MOS管。
附图说明
为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例。
图1是本申请实施例提供的双栅氧化层制造方法流程示意图；
图2A至图2F为是本申请实施例提供的不同厚度的栅氧化层的制造方法一系列制程对应的剖面结构示意图。
附图标记：
200：衬底，210：第一有源区，220：第二有源区，230：浅沟道隔离结构，240第一栅氧化层，250：第二栅氧化层，260：光刻胶。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
如背景技术部分所述，为了提高薄栅氧化层质量，可以对生长的薄栅氧化层进行N掺杂。然而，在对薄栅氧化层进行N掺杂的过程中，N也会掺杂到厚栅氧化层中，如此导致厚栅氧化层对应的MOS管的TDDB性能变差。
有鉴于此，本申请提供了一种双栅氧化层制造方法，在该制造方法中，在形成厚栅氧化层和薄栅氧化层后，在衬底上方涂覆光刻胶并进行光刻图案化，使光刻胶覆盖厚栅氧化层，并露出薄栅氧化层；然后再对薄栅氧化层进行N掺杂，如此，就仅在薄栅氧化层内掺杂了N，而厚栅氧化层由于由光刻胶的覆盖，氮不会掺杂进入。因此，本申请提供的制造方法能够避免因氮掺杂导致的厚栅氧化层对应的高阈值电压的MOS管的TDDB性能变差的问题。因此，通过本申请提供的不同厚度的栅氧化层的制造方法能够在进行高质量薄氧化层生长的同时，获得TDDB性能较高的高阈值电压的MOS管。
下面结合附图对本申请提供的双栅氧化层制造方法的具体实施方式进行详细描述。
请参阅图1至图2F。图1是本申请实施例提供的一种双栅氧化层制造方法流程示意图。图2A至图2F为是本申请实施例提供的不同厚度的栅氧化层的制造方法一系列制程对应的剖面结构示意图。
如图1所示，该制造方法包括以下步骤：
S101：提供衬底200，所述衬底200上形成有相互隔离的第一有源区210和第二有源区220，第一有源区210和第二有源区220之间的衬底中形成有浅沟道隔离结构STI(shallowtrecnch isolation)230。
如图2A所示，衬底上形成有相互隔离的第一有源区210和第二有源区220，第一有源区210和第二有源区220之间的衬底中形成有浅沟道隔离结构STI(shallow trecnchisolation)230。
在本发明实施例中，衬底200为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底200为体硅衬底。
作为示例，浅沟道隔离结构230的形成过程可以如下：在衬底200内刻蚀形成浅沟槽，向该浅沟槽内填充氧化硅或氮化硅等绝缘介质材料，从而形成浅沟道隔离结构230。
形成于衬底200内的相互隔离的第一有源区210和第二有源区220的形成过程可以如下：在浅沟槽隔离结构230的两侧分别进行N型或P型掺杂，形成相应N型或P型导电类型的阱(Well)，从而形成相互隔离的第一有源区210和第二有源区220。
在本申请实施例中，第一有源区210用于形成高阈值电压MOS管，第二有源区220用于形成低阈值电压MOS管。根据目前常用的逻辑电路，高阈值电压可以为3.3V，低阈值电压可以为1.2V。
S102：在衬底200表面上形成第一栅氧化层240。
在本申请实施例中，可以采用热氧化方法在衬底200表面上形成第一栅氧化层240。在该实施方式中，由于浅沟道隔离结构230为氧化硅或氮化硅，在热氧化过程中，不会发生反应，所以，在浅沟道隔离结构230上方不会形成氧化层240。此时，形成的对应的剖面结构示意图如图2B1所示。
作为本申请的另一实施例，也可以采用化学气相沉积方法在衬底200表面上形成第一栅氧化层240。在这种情况下，第一栅氧化层240通过反应气体生成，衬底200仅是一个基底，其不会参与化学气相沉积过程中的化学反应，因此，在该实施方式中，会在衬底的整个表面上均沉积形成有一层第一栅氧化层240。此时，形成的对应的剖面结构示意图如图2B2所示。
第一栅氧化层240的厚度相对较厚。作为示例，第一栅氧化层240的厚度可以在之间。
S103：刻蚀去除第二有源区220和浅沟道隔离结构230上方的第一栅氧化层240。
采用干法刻蚀方法例如反应等离子体刻蚀方法(RIE)刻蚀去除第二有源区220和浅沟道隔离结构230上方的第一栅氧化层240，仅在第一有源区210的上方保留第一栅氧化层240。执行完该步骤后对应的剖面结构示意图如图2C所示。
S104：在所述第二有源区220上形成第二栅氧化层250。
因第二有源区220对应低阈值电压MOS管，所以，第二栅氧化层250的厚度较薄。因此，该第二栅氧化层250可以采用高温快速生长工艺例如ISSG(In-Situ SteamGeneration，原位蒸汽生长)工艺来形成。作为示例，第二栅氧化层250的厚度可以在之间。执行完该步骤对应的剖面结构示意图如图2D所示。作为本申请的另一示例，第二栅氧化层250也可以采用热氧化方法或者化学气相沉积方法形成。
需要说明，作为本申请的一具体实施例，可以在形成第二栅氧化层250之前，进行光刻图案化，仅暴露出第二有源区220，其它区域被光刻胶覆盖，如此即可以仅在第二有源区220上形成第二栅氧化层250。
作为本申请的另一具体实施例，在形成第二栅氧化层250之前，不进行光刻图案化，在整个衬底表面之上均形成第二栅氧化层250，如此，在第一栅氧化层240以及浅沟道隔离结构230的上方也形成了第二栅氧化层250。因形成于第一栅氧化层240以及形成于浅沟道隔离结构230上方的第二栅氧化层250不会对整个器件的性能带来负面影响，所以，该区域上的第二栅氧化层250可以不用去除，保留在制成的完整器件中。如此，采用该具体实施例，省去了一道光刻曝光刻蚀工艺，简化了制造流程，有利于降低生产成本。
S105：在衬底200上方涂覆光刻胶260并进行光刻图案化，使光刻胶260覆盖所述第一栅氧化层240和浅沟道隔离结构230，并露出所述第二栅氧化层250。
为了避免在对第二栅氧化层250进行氮掺杂的过程中，也会对第一栅氧化层240进行氮掺杂，本申请实施例在对第二栅氧化层250之前进行氮掺杂之前，在衬底200上方涂覆光刻胶260并进行光刻图案化，使光刻胶260覆盖所述第一栅氧化层240和浅沟道隔离结构230，并露出所述第二栅氧化层250。
执行完该步骤对应的剖面结构示意图如图2E所示。
S106：对第二栅氧化层250进行氮掺杂。
本步骤可以具体为，通过等离子体注入技术对第二栅氧化层250进行氮掺杂。作为示例，氮掺杂的工艺条件可以具体为：氮掺杂能量为0.5～3keV，掺杂剂量为1014～1020cm-3。
S107：去除光刻胶260，并对第二栅氧化层250进行退火处理。
去除光刻胶260后对应的剖面结构示意图如图2F所示。
作为示例，对第二栅氧化层250进行退火处理的工艺条件可以具体为：
温度 900～1100℃；氧气流量2～4slm；退火时间30～90s。
以上为本申请实施例提供的双栅氧化层制造方法的具体实施方式。
在该具体实施方式，先形成厚栅氧化层，再形成薄栅氧化层，并企图通过光刻图案化，使光刻胶覆盖厚栅氧化层，并露出薄栅氧化层；如此在对薄栅氧化层进行氮掺杂时，不会将氮掺杂到厚栅氧化层内，如此，就不会导致厚栅氧化层对应的高阈值电压的MOS管的TDDB性能变差。因此，通过本申请提供的不同厚度的栅氧化层的制造方法能够在进行高质量薄氧化层生长的同时，获得TDDB性能较高的高阈值电压的MOS管。
在上述不同厚度栅氧化层的制造方法的具体实施方式中，第一有源区210和第二有源区220之间通过形成于衬底200内的浅沟道隔离结构230实现相互绝缘隔离。此外，作为本申请的另一示例，第一有源区210和第二有源区220还可以通过形成于衬底200内的场氧化层实现绝缘隔离。此外，第一有源区210和第二有源区220还可以通过其它类型的元件隔离结构实现绝缘隔离。
需要说明，在制造完不同厚度的栅氧化层后，可以继续采用常规的逻辑电路制造工艺在制造出的不同厚度的栅氧化层之上进行后续工艺，从而制造出完整的逻辑电路结构。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种双栅氧化层制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有相互隔离的第一有源区和第二有源区；
在所述第一有源区上形成第一栅氧化层；
在所述第二有源区上形成第二栅氧化层；
在衬底上方涂覆光刻胶并进行光刻图案化，使光刻胶覆盖所述第一栅氧化层，并露出所述第二栅氧化层；
对所述第二栅氧化层进行氮掺杂；
去除光刻胶，并对第二栅氧化层进行退火处理；
其中，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度。
2.根据权利要求1所述的制造方法，其特征在于，所述第二栅氧化层的厚度范围为18～30埃米。
3.根据权利要求1所述的制造方法，其特征在于，所述氮掺杂中的氮掺杂能量为0.5～3keV，掺杂剂量为1014～1020cm-3。
4.根据权利要求1所述的制造方法，其特征在于，所述第一有源区和所述第二有源区之间的衬底中形成有元件隔离结构。
5.根据权利要求4所述的制造方法，其特征在于，所述元件隔离结构为浅沟槽隔离结构或场氧化层。
6.根据权利要求1所述的制造方法，其特征在于，在所述第一有源区上形成第一栅氧化层，具体包括：
通过热氧化方法或者化学气相沉积方法在所述第一有源区上形成第一栅氧化层。
7.根据权利要求1-6任一项所述的制造方法，其特征在于，所述在所述第一有源区上形成第一栅氧化层，具体包括：
在衬底表面上形成第一栅氧化层；
刻蚀去除所述第二有源区上方的第一栅氧化层。
8.根据权利要求1-6任一项所述的制造方法，其特征在于，在所述第二有源区上形成第二栅氧化层，具体包括：
通过原位蒸汽生长ISSG工艺在所述第二有源区上形成第二栅氧化层。
9.根据权利要求1-6任一项所述的制造方法，其特征在于，所述退火处理的工艺条件为：温度900～1100℃；氧气流量2～4slm；退火时间30～90s。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109671779A (zh) * 2018-11-22 2019-04-23 长江存储科技有限责任公司 一种半导体器件的形成方法及半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219759A (zh) * 1997-12-12 1999-06-16 三星电子株式会社 在半导体衬底上制造不同厚度的栅氧化层的方法
US20040214398A1 (en) * 2002-07-30 2004-10-28 Taiwan Semiconductor Manufacturing Company Method of generating multiple oxides by plasma nitridation on oxide
KR20070066023A (ko) * 2005-12-21 2007-06-27 매그나칩 반도체 유한회사 반도체소자의 듀얼 게이트 형성방법
CN101211846A (zh) * 2007-12-21 2008-07-02 上海宏力半导体制造有限公司 一种片上系统器件的厚栅氧化层制造方法
KR20090046198A (ko) * 2007-11-05 2009-05-11 주식회사 동부하이텍 반도체 소자의 다중 게이트 절연막 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219759A (zh) * 1997-12-12 1999-06-16 三星电子株式会社 在半导体衬底上制造不同厚度的栅氧化层的方法
US20040214398A1 (en) * 2002-07-30 2004-10-28 Taiwan Semiconductor Manufacturing Company Method of generating multiple oxides by plasma nitridation on oxide
KR20070066023A (ko) * 2005-12-21 2007-06-27 매그나칩 반도체 유한회사 반도체소자의 듀얼 게이트 형성방법
KR20090046198A (ko) * 2007-11-05 2009-05-11 주식회사 동부하이텍 반도체 소자의 다중 게이트 절연막 형성 방법
CN101211846A (zh) * 2007-12-21 2008-07-02 上海宏力半导体制造有限公司 一种片上系统器件的厚栅氧化层制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109671779A (zh) * 2018-11-22 2019-04-23 长江存储科技有限责任公司 一种半导体器件的形成方法及半导体器件
CN109671779B (zh) * 2018-11-22 2022-05-10 长江存储科技有限责任公司 一种半导体器件的形成方法及半导体器件

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