JPS59178767A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59178767A JPS59178767A JP58054602A JP5460283A JPS59178767A JP S59178767 A JPS59178767 A JP S59178767A JP 58054602 A JP58054602 A JP 58054602A JP 5460283 A JP5460283 A JP 5460283A JP S59178767 A JPS59178767 A JP S59178767A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係シ、特に高速、高精度Ｌ ＳＩ
（Ｊ、ａｒｇｅ ５ｃａｌｅ ｌ：ｎｔｅｇｒａｔｉｏ
ｎ ）に好適な５ＯＩ（Ｓｉ目ｃｏｎ ｏｎ ■ｎ５ｕ
ｌａｔｏｒ ）型半導体装置に関する。
（Ｊ、ａｒｇｅ ５ｃａｌｅ ｌ：ｎｔｅｇｒａｔｉｏ
ｎ ）に好適な５ＯＩ（Ｓｉ目ｃｏｎ ｏｎ ■ｎ５ｕ
ｌａｔｏｒ ）型半導体装置に関する。
ＳＯＩ型半導体装置の内、シリコン単結晶基板上に絶縁
膜を設け、該絶縁膜上に多結晶シリコンを附した後、該
多結晶シリコンを溶融、単結晶化し、かかる単結晶層上
に従来と同様の方法で能動あるいは受動素子を形成する
方法は、従来の製造プロセスと同一プロセスを使用でき
ることから将来性が期待されている。上記単結晶層の結
晶方位を一定にするために、上記絶縁膜を島状に形成し
、基板単結晶表面を露出させ、ここから基板と同方位に
単結晶化する方法がとられる。この際、絶縁膜端部で再
結晶層にストレスが生じるため、必ずしも均質な単結晶
層が得られず、結晶欠陥、内部ストレスによる移動度の
不均一性等により、該結晶層中に形成した素子特性が損
なわれ、速度、精度９歩留り等で十分な特性を得ること
が困難であった。
膜を設け、該絶縁膜上に多結晶シリコンを附した後、該
多結晶シリコンを溶融、単結晶化し、かかる単結晶層上
に従来と同様の方法で能動あるいは受動素子を形成する
方法は、従来の製造プロセスと同一プロセスを使用でき
ることから将来性が期待されている。上記単結晶層の結
晶方位を一定にするために、上記絶縁膜を島状に形成し
、基板単結晶表面を露出させ、ここから基板と同方位に
単結晶化する方法がとられる。この際、絶縁膜端部で再
結晶層にストレスが生じるため、必ずしも均質な単結晶
層が得られず、結晶欠陥、内部ストレスによる移動度の
不均一性等により、該結晶層中に形成した素子特性が損
なわれ、速度、精度９歩留り等で十分な特性を得ること
が困難であった。
本発明は上記欠点を除去し、絶縁膜上に再結晶化された
単結晶層に形成された素子においても、素子領域内にお
いて改善された結晶欠陥密度、あるいけ結晶の均一性を
有する半導体装置を提供することである。
単結晶層に形成された素子においても、素子領域内にお
いて改善された結晶欠陥密度、あるいけ結晶の均一性を
有する半導体装置を提供することである。
本発明の第２の目的は、よシ高速動作を可能ならしめる
半導体装置を提供することである。
半導体装置を提供することである。
本発明の特徴は、結晶層が最も不均一となる島状絶縁層
領域内に１以上の能動あるいは受動素子を完全に包含し
、該島状絶縁層の境界上に素子を配置することを避ける
ことにより素子領域内の結晶の均一性を確保したことで
ある。
領域内に１以上の能動あるいは受動素子を完全に包含し
、該島状絶縁層の境界上に素子を配置することを避ける
ことにより素子領域内の結晶の均一性を確保したことで
ある。
本発明の第２の％徴は、素子領域のみならず、配線領域
についても基板との絶縁性を確保することによシ、配線
の寄生容量を軽減したことである。
についても基板との絶縁性を確保することによシ、配線
の寄生容量を軽減したことである。
以下、本発明の一実施例を示す第１図によシ説明する。
第１図は本発明による半導体装置の製造工程を断面図に
て示したものである。
て示したものである。
第７図は第１の実施例を示す第１図の平面図を示したも
のである。第７図において第１図と同一符号を附したも
のは同一構成要素を示す。また、同図（イ）〜に）は第
１図（イ）〜に）に対応している。但し同図に）は素子
構成、絶縁構造等を分り易くするため、表面絶縁層を取
除いた状態で示す。順次図に従い説明する。
のである。第７図において第１図と同一符号を附したも
のは同一構成要素を示す。また、同図（イ）〜に）は第
１図（イ）〜に）に対応している。但し同図に）は素子
構成、絶縁構造等を分り易くするため、表面絶縁層を取
除いた状態で示す。順次図に従い説明する。
（イ）１は半導体基板となるシリコン峨結晶ウニ・・（
以下ウニ・・と称す）、２は酸化膜で、ウェハ１の全面
を一様に酸化した後、エツチングだよシ酸化膜の一部を
除去しウェハ１の表面露出部３を設ける。この結−！！
！：ｅ化膜２が周辺をウェハ露出部３で囲まれた島状に
なるようにする。逆に、選択酸化により島状酸化膜２を
形成することもできる。
以下ウニ・・と称す）、２は酸化膜で、ウェハ１の全面
を一様に酸化した後、エツチングだよシ酸化膜の一部を
除去しウェハ１の表面露出部３を設ける。この結−！！
！：ｅ化膜２が周辺をウェハ露出部３で囲まれた島状に
なるようにする。逆に、選択酸化により島状酸化膜２を
形成することもできる。
（ロ）ＣＶＤ法等知よシ低繰度ポリシリコン層４を設け
、必要に応じて再び表面を一様に酸化膜で覆った後レー
ザビームあるいは帯状溶融法（ゾーンメルティング法）
等によシボリシリコン層４を溶融・固化する。この時ウ
ェハ露出部３が種になり、ポリシリコン層４はウェハ１
と同方位の単結晶層になる。表面に酸化膜を附した場合
はこれを除去し次に必要に応じてホトレジストの使用に
より選択的にＰイオン等を打込み、高不純物濃度層５を
設ける。
、必要に応じて再び表面を一様に酸化膜で覆った後レー
ザビームあるいは帯状溶融法（ゾーンメルティング法）
等によシボリシリコン層４を溶融・固化する。この時ウ
ェハ露出部３が種になり、ポリシリコン層４はウェハ１
と同方位の単結晶層になる。表面に酸化膜を附した場合
はこれを除去し次に必要に応じてホトレジストの使用に
より選択的にＰイオン等を打込み、高不純物濃度層５を
設ける。
（−）単結晶層４の上に一様にエピタキシャル層８を設
ける。次にＲＩＥ （反応性イオンエツチング）等によ
り素子分離領域９を形成する。その後熱酸化等によシ単
結晶層表面を酸化する。この時イオン注入した高不純物
濃度層５は熱拡散されいわゆる埋込層６を形成する。７
は低濃度で残ったエピタキシャル層である。ここで残っ
たエビタキャル領域は、主として素子領域を形成する。
ける。次にＲＩＥ （反応性イオンエツチング）等によ
り素子分離領域９を形成する。その後熱酸化等によシ単
結晶層表面を酸化する。この時イオン注入した高不純物
濃度層５は熱拡散されいわゆる埋込層６を形成する。７
は低濃度で残ったエピタキシャル層である。ここで残っ
たエビタキャル領域は、主として素子領域を形成する。
に）必要に応じて素子分離領域９の底部に形成された酸
化膜をＲＩＥ等により取除きウェハ面１２を露出させ以
彼、素子分離領域内をＣＶＤ等によ沙ポリシリコン１１
．１３で埋め、平面を平らにする。その後必要に応じて
基板表面酸化膜を取除いた領域１３のポリシリコンに不
純物を拡散して低抵抗にし、基板１と図示しない表面導
体との接続に用いる。当然、低抵抗領域１３は直接素子
領域と隣接しない方が素子に対する寄生容郊−等の影響
を軽減できるため、素子領域との間に分離領域１１を設
けた方が良いことがある。との後、素子領域となる３０
〜３３の領域表面の酸化膜を一様にあるいは選択的に除
き通常の素子形成工程と同様に能動あるいは受動素子が
形成される。飼えば７はコレクタ、１４はベース、１６
はエミッタ、１５はコレクタ電罹接続用の高不純物領域
、１７はコレクタ、１８はベース、工９けエミッタの各
電極である。このようにしてバイポーラ素子３０゜３１
が形成される。また２０はゲート酸化膜、２１はソース
、２２はドレイン領域、２３はゲート、２４はソース電
極、２５はドレイン、２６はゲートの各電極である。こ
のようにしてＭＯＳ）ランジスタ３２．３３が形成され
る。ＭＯＳ）ランジスタ３２．３３は、熱酸化膜工ｏの
表面部分が取除かれた状態で選択的に不純物拡散あるい
はイオン打込み等により導電形を反転（Ｎ形からＰ形あ
るいはＰ形からＮ形）させ、それに対応してソース２１
、ドレイン２２の不純物形を逆導電形の材料を用いるこ
とによ、！Ｉｌｌ、ＮＭＯ８及びＰＭＯＳトランジスタ
を同時に混在させ、いわゆるＣ！ｓｉｏ Ｓ構成にする
ことができる。同様にバイポーラ素子３０．３１も、イ
オン注入領域５の不純物を選択的に逆導電形イオンを用
い、ＭＯ８形成時と同様、表面熱酸化膜１０を除去して
エピタキシャル層７の導電形を逆にすべく逆導電形イオ
ンの注入または拡散を行い、コレクタの導電形を逆にし
、これに対応してエミツタ層１４、ベースＭｉ１６及び
コレクタ電極層１５の不純物導電形を前記と逆の材料の
使用によｐ、ＮＰＮ及びＰＮＰ縦形トランジスタを同時
に混在させることができる。
化膜をＲＩＥ等により取除きウェハ面１２を露出させ以
彼、素子分離領域内をＣＶＤ等によ沙ポリシリコン１１
．１３で埋め、平面を平らにする。その後必要に応じて
基板表面酸化膜を取除いた領域１３のポリシリコンに不
純物を拡散して低抵抗にし、基板１と図示しない表面導
体との接続に用いる。当然、低抵抗領域１３は直接素子
領域と隣接しない方が素子に対する寄生容郊−等の影響
を軽減できるため、素子領域との間に分離領域１１を設
けた方が良いことがある。との後、素子領域となる３０
〜３３の領域表面の酸化膜を一様にあるいは選択的に除
き通常の素子形成工程と同様に能動あるいは受動素子が
形成される。飼えば７はコレクタ、１４はベース、１６
はエミッタ、１５はコレクタ電罹接続用の高不純物領域
、１７はコレクタ、１８はベース、工９けエミッタの各
電極である。このようにしてバイポーラ素子３０゜３１
が形成される。また２０はゲート酸化膜、２１はソース
、２２はドレイン領域、２３はゲート、２４はソース電
極、２５はドレイン、２６はゲートの各電極である。こ
のようにしてＭＯＳ）ランジスタ３２．３３が形成され
る。ＭＯＳ）ランジスタ３２．３３は、熱酸化膜工ｏの
表面部分が取除かれた状態で選択的に不純物拡散あるい
はイオン打込み等により導電形を反転（Ｎ形からＰ形あ
るいはＰ形からＮ形）させ、それに対応してソース２１
、ドレイン２２の不純物形を逆導電形の材料を用いるこ
とによ、！Ｉｌｌ、ＮＭＯ８及びＰＭＯＳトランジスタ
を同時に混在させ、いわゆるＣ！ｓｉｏ Ｓ構成にする
ことができる。同様にバイポーラ素子３０．３１も、イ
オン注入領域５の不純物を選択的に逆導電形イオンを用
い、ＭＯ８形成時と同様、表面熱酸化膜１０を除去して
エピタキシャル層７の導電形を逆にすべく逆導電形イオ
ンの注入または拡散を行い、コレクタの導電形を逆にし
、これに対応してエミツタ層１４、ベースＭｉ１６及び
コレクタ電極層１５の不純物導電形を前記と逆の材料の
使用によｐ、ＮＰＮ及びＰＮＰ縦形トランジスタを同時
に混在させることができる。
以上の構造において島状酸化膜２と素子領吠３０〜３３
の関係は特に重要である。島状酸化膜２の上部に附され
たポリシリコン層４が溶融・固化する際、基板１の露出
部に現われた基板単結晶を種に単結晶に成長する。従っ
てこの時の溶融処理条件により上記、４′Ｉ結晶の質が
影響を受け、結晶欠陥の有無、内部応力の大きさ等が左
右される。
の関係は特に重要である。島状酸化膜２の上部に附され
たポリシリコン層４が溶融・固化する際、基板１の露出
部に現われた基板単結晶を種に単結晶に成長する。従っ
てこの時の溶融処理条件により上記、４′Ｉ結晶の質が
影響を受け、結晶欠陥の有無、内部応力の大きさ等が左
右される。
第２図はポリシリコン層４を単結晶化させるためのゾー
ンメルティング法の１例を示す図である。
ンメルティング法の１例を示す図である。
同図は誘導加熱炉の中にあるウエノ・４０とカーボンヒ
ータ４１の関係を示したもので、炉本体、ウェハのサセ
プタ等は図示しない。（イ）はつ、１ノ４０に対しカー
ボンヒータ４１の突起部４２によりウェハ上のポリシリ
コン層４を帯状に溶融させる。
ータ４１の関係を示したもので、炉本体、ウェハのサセ
プタ等は図示しない。（イ）はつ、１ノ４０に対しカー
ボンヒータ４１の突起部４２によりウェハ上のポリシリ
コン層４を帯状に溶融させる。
ウェハ４０とカーボンヒータ４１の相対位置上矢印の方
向に移動する。溶融条件は移動速度、溶融突起部４２の
温度２幅（ウエノ・移動方向に対して）、ウェハとの距
離、サセフリの温度等によシ決まる。この場合１個の溶
融突起部４２によジボリシリコンを単結晶化する。同図
（ロ）はカーボンヒータ４１に２個の溶融突起部４２．
４３を設けたものでゾーンメルティングを一定時間間隔
で２度続けて行う。これによシ、より良い単結晶性が得
られる。０→は更に別の方法を示したもので、カーボン
ヒータの溶融突起部４２の前に予熱突起部４４、また後
に余熱突起部４５を設けたもので、予・余熱突起部４４
．４５は溶融突起部４２に対し、幅を狭くしである。同
図に）は更に別の方法を示したもので、カーボンヒータ
４１の予熱部４６、余熱部４７をウェハ４０との間隔に
よ多制御せんとするものである。
向に移動する。溶融条件は移動速度、溶融突起部４２の
温度２幅（ウエノ・移動方向に対して）、ウェハとの距
離、サセフリの温度等によシ決まる。この場合１個の溶
融突起部４２によジボリシリコンを単結晶化する。同図
（ロ）はカーボンヒータ４１に２個の溶融突起部４２．
４３を設けたものでゾーンメルティングを一定時間間隔
で２度続けて行う。これによシ、より良い単結晶性が得
られる。０→は更に別の方法を示したもので、カーボン
ヒータの溶融突起部４２の前に予熱突起部４４、また後
に余熱突起部４５を設けたもので、予・余熱突起部４４
．４５は溶融突起部４２に対し、幅を狭くしである。同
図に）は更に別の方法を示したもので、カーボンヒータ
４１の予熱部４６、余熱部４７をウェハ４０との間隔に
よ多制御せんとするものである。
ｉｐ−結晶化は島状酸化膜２の周辺に露出したウェハ表
面露出部３から成長するため、島状酸化膜２の大きさと
≠結晶の質とは密接な関係があシ、島状酸化膜２の周辺
部はど結晶性がよく欠陥密度は小さいが、酸化膜２によ
る段差のため内部応力が残る場合が多い。第２図に）に
示した能動素子３２３３は島状酸化膜２の上に１個の能
動素子を設けたもので島状酸化膜２は能動素子の外形に
対応した形状を持つ。この場合は能動素子内に存在する
結晶欠陥密度を小さくすることができ歩留ジな向上させ
得る。能動素子３０．３１ば１島状酸化膜上に２個の能
動素子を配したもので、集積度向上に効果がある。また
能動素子３０は島状酸化膜２の外縁部にコレクタ電極部
を設け、エミッタ１６直下の能動領域を内縁部に配置し
たことによシ、前記島状酸化膜２の段差による応力の素
子特性に及ぼす影響を小さくすることができる。また能
動素子３１は、島状酸化膜の外縁部付近を避けて配置し
ており、同様の効果が得られる。甘だ能動素子３２と３
３の如く隣接島状酸化膜上に、更に能動素子３０．３１
の如く同一島状酸化膜上に配置することにより素子特性
の整合性を向上させることができる。なおこの際、前述
したような素子特性に重要な影響を及ばず能動領域を島
状酸化膜と同一相対関係位置に配置することがよりよい
整合性を得る上で重要である。
面露出部３から成長するため、島状酸化膜２の大きさと
≠結晶の質とは密接な関係があシ、島状酸化膜２の周辺
部はど結晶性がよく欠陥密度は小さいが、酸化膜２によ
る段差のため内部応力が残る場合が多い。第２図に）に
示した能動素子３２３３は島状酸化膜２の上に１個の能
動素子を設けたもので島状酸化膜２は能動素子の外形に
対応した形状を持つ。この場合は能動素子内に存在する
結晶欠陥密度を小さくすることができ歩留ジな向上させ
得る。能動素子３０．３１ば１島状酸化膜上に２個の能
動素子を配したもので、集積度向上に効果がある。また
能動素子３０は島状酸化膜２の外縁部にコレクタ電極部
を設け、エミッタ１６直下の能動領域を内縁部に配置し
たことによシ、前記島状酸化膜２の段差による応力の素
子特性に及ぼす影響を小さくすることができる。また能
動素子３１は、島状酸化膜の外縁部付近を避けて配置し
ており、同様の効果が得られる。甘だ能動素子３２と３
３の如く隣接島状酸化膜上に、更に能動素子３０．３１
の如く同一島状酸化膜上に配置することにより素子特性
の整合性を向上させることができる。なおこの際、前述
したような素子特性に重要な影響を及ばず能動領域を島
状酸化膜と同一相対関係位置に配置することがよりよい
整合性を得る上で重要である。
第３図は本発明の他の実施ｆ！／！Ｉを示す図で、同図
（イ）は差動増幅回路を示し、トランジスタＱ＋ ＋Ｑ
２を同一島状領域５０の上に配置し、また抵抗Ｆｔ＋
＋ Ｒ２も上記同様同一島状酸化膜領域５１上に配置さ
れている。これによりトランジスタＱｌ＋Ｑ２及び抵抗
Ｒ１＋ 、 Ｒ２のよシ良い整合性が得られ、オフセッ
ト電圧等を小さくすることができる。
（イ）は差動増幅回路を示し、トランジスタＱ＋ ＋Ｑ
２を同一島状領域５０の上に配置し、また抵抗Ｆｔ＋
＋ Ｒ２も上記同様同一島状酸化膜領域５１上に配置さ
れている。これによりトランジスタＱｌ＋Ｑ２及び抵抗
Ｒ１＋ 、 Ｒ２のよシ良い整合性が得られ、オフセッ
ト電圧等を小さくすることができる。
同図（ロ）はＣＭＯ８論理回路例を示したものでＰ Ｍ
０８ Ｍ＋ −Ｍｓ を同一島状酸化膜５２上に
１またＮＭＯ８Ｍ４〜八４６ を同一島状酸化膜５３
上に配置したもので、この結果、ＰＭＯ８Ｍ＋〜Ｍ３間
及びＮＭＯ８Ｍ４〜Ｍ６ 間の素子特性の良い整合性が
得られ、結果としてＰＭＯ８とＮＭＯ８の対で構成され
る論理ゲート間の良い整合性が得られる。同図（ハ）は
ＩＩＬ論理ゲートの１例を示すもので、インジェクタＱ
＋ と出力トランジスタＱ２を同一島状酸化膜５４の上
に配置したものである。才た同図に）はＴＴＬ論理ゲー
トの１例を示す図で、入力用トランジスタＱ１と出力用
トランジスタＱ２を同一島状酸化膜５５の上に配置した
ものでちる。このように論理ゲートを同一島状酸化膜上
に配置することで、論理ゲート間の遅延時間、Ｗ生容量
、消費電力等の良い整合性が得られると共に、集積度の
点においても良い結果が得られる。寸た島状酸化膜の形
状をよシ大きい領域を対象に考えればよく、設計能率が
改善される。
０８ Ｍ＋ −Ｍｓ を同一島状酸化膜５２上に
１またＮＭＯ８Ｍ４〜八４６ を同一島状酸化膜５３
上に配置したもので、この結果、ＰＭＯ８Ｍ＋〜Ｍ３間
及びＮＭＯ８Ｍ４〜Ｍ６ 間の素子特性の良い整合性が
得られ、結果としてＰＭＯ８とＮＭＯ８の対で構成され
る論理ゲート間の良い整合性が得られる。同図（ハ）は
ＩＩＬ論理ゲートの１例を示すもので、インジェクタＱ
＋ と出力トランジスタＱ２を同一島状酸化膜５４の上
に配置したものである。才た同図に）はＴＴＬ論理ゲー
トの１例を示す図で、入力用トランジスタＱ１と出力用
トランジスタＱ２を同一島状酸化膜５５の上に配置した
ものでちる。このように論理ゲートを同一島状酸化膜上
に配置することで、論理ゲート間の遅延時間、Ｗ生容量
、消費電力等の良い整合性が得られると共に、集積度の
点においても良い結果が得られる。寸た島状酸化膜の形
状をよシ大きい領域を対象に考えればよく、設計能率が
改善される。
第４図は本発明の第３の実施例を示す図で、６０はＴ、
Ｓ Ｉチップ、６１〜６５は該チップ６０上に構成さ
れる機能ブロックを示し、例えばマイクロコンピュータ
の演算部、レジスタ群、メモリ部等の機能ブロックであ
る。６６は島状酸化膜の境界を示す線、６７はポンディ
ングパッドである。
Ｓ Ｉチップ、６１〜６５は該チップ６０上に構成さ
れる機能ブロックを示し、例えばマイクロコンピュータ
の演算部、レジスタ群、メモリ部等の機能ブロックであ
る。６６は島状酸化膜の境界を示す線、６７はポンディ
ングパッドである。
このように機能ブロック６１〜６５と島状酸化膜の外形
を対応させることにより１１歩留シを低下させることな
くより高い集積度が得られる。また機能ブロック単位に
島状酸化膜の外形を設計すればよく、より一層設計能率
の改善が図れる。
を対応させることにより１１歩留シを低下させることな
くより高い集積度が得られる。また機能ブロック単位に
島状酸化膜の外形を設計すればよく、より一層設計能率
の改善が図れる。
第５図は本発明の第４の実施例を示す図で、７０はＬＳ
Ｉチップ、７１は島状酸化膜の境界、７２はポンディン
グパッドを示す。このように同一チップ上の全ての素子
を同一島状酸化膜の上に配置することにより、最も良い
集積度と設計能率が得られる。なお基板１の電位あるい
は島状酸化膜２の下に設けられた配線との接続等のため
に島状酸化膜２に孔をあけ、素子表面と電気的に導通部
分を設けることは、本発明の障害にはならない。
Ｉチップ、７１は島状酸化膜の境界、７２はポンディン
グパッドを示す。このように同一チップ上の全ての素子
を同一島状酸化膜の上に配置することにより、最も良い
集積度と設計能率が得られる。なお基板１の電位あるい
は島状酸化膜２の下に設けられた配線との接続等のため
に島状酸化膜２に孔をあけ、素子表面と電気的に導通部
分を設けることは、本発明の障害にはならない。
第６図は本発明の第５の実施例を示す図で、第１図と同
一符号は同一構成要素を示す。第５図において３４．３
５は素子領域、１０′はフィールド酸化膜、８１〜８９
はアルミ等の配線である。
一符号は同一構成要素を示す。第５図において３４．３
５は素子領域、１０′はフィールド酸化膜、８１〜８９
はアルミ等の配線である。
同図では第１層目の配線のみを示し、絶縁材をはさんで
設けられる第２あるいは第３層配線は省略する。
設けられる第２あるいは第３層配線は省略する。
第６図の構造においてエピタキシャル層８′及びポリシ
リコン層１１′は周囲を酸化膜で囲まれており絶縁され
ている。従って配線８１〜８５は導電部分、例えば基板
１、あるいは素子領域３４に対して、極めて厚い誘電体
であるフィールド酸化膜１０′、ポリシリコン１１′、
酸化膜１０を介して接することになシ、この間の寄生容
量は極めて小さい。配線８６〜８９についてもほぼ同様
のことが言えるが、エピタキシャル層８′が導電性を有
し、前者よりやや寄生容量は大きくなる。
リコン層１１′は周囲を酸化膜で囲まれており絶縁され
ている。従って配線８１〜８５は導電部分、例えば基板
１、あるいは素子領域３４に対して、極めて厚い誘電体
であるフィールド酸化膜１０′、ポリシリコン１１′、
酸化膜１０を介して接することになシ、この間の寄生容
量は極めて小さい。配線８６〜８９についてもほぼ同様
のことが言えるが、エピタキシャル層８′が導電性を有
し、前者よりやや寄生容量は大きくなる。
このように厚い誘電体領域を設け、その上面を配線領域
として比較的長い配線を通すための領域として使用する
ことにより、配線に寄生する容量を大幅に低減すること
が出来、論理ゲート間あるいはアナログ回路間の遅延時
間を短縮させることができる。特に駆動能力が低いＭＯ
ＳあるいはＣＭＯ８構造においては、その効果は顕著で
ある。
として比較的長い配線を通すための領域として使用する
ことにより、配線に寄生する容量を大幅に低減すること
が出来、論理ゲート間あるいはアナログ回路間の遅延時
間を短縮させることができる。特に駆動能力が低いＭＯ
ＳあるいはＣＭＯ８構造においては、その効果は顕著で
ある。
以上第１〜第５の実施例において、絶縁膜の部分は酸化
膜として説明したが、これは他の材料１１ｆｌＪえばナ
イトライド膜あるいは、異なる材料による２層以上の複
合膜であってもよい。
膜として説明したが、これは他の材料１１ｆｌＪえばナ
イトライド膜あるいは、異なる材料による２層以上の複
合膜であってもよい。
またシリコン県結晶中に酸素イオンを打込むことによυ
島状酸化膜を構成するイオン注入法による製法において
も、酸化膜層の体積膨張から本発明以前において有する
同様の問題が有シ、該製法によるＳＯＩＯ造の半導体装
置に対しても本発明は適用できる。
島状酸化膜を構成するイオン注入法による製法において
も、酸化膜層の体積膨張から本発明以前において有する
同様の問題が有シ、該製法によるＳＯＩＯ造の半導体装
置に対しても本発明は適用できる。
本実施例によれば、ＳＯ工槽構造ＬＳＩにおいて島状酸
化膜の外縁部を能動あるいは受動素子の外側に、単結晶
化の大きさと質に応じて該素子との外形形状の相対関係
を保ちつつ適度の大きさに配置するととによシ、前記能
動おるいは受動素子内の結晶の均一性、結晶欠陥密度の
減少を図ることができるので、単体素子特性の改善、素
子間、論理ゲート間等の特性の整合性の改善、集積度の
向上等を図れる効果がある。
化膜の外縁部を能動あるいは受動素子の外側に、単結晶
化の大きさと質に応じて該素子との外形形状の相対関係
を保ちつつ適度の大きさに配置するととによシ、前記能
動おるいは受動素子内の結晶の均一性、結晶欠陥密度の
減少を図ることができるので、単体素子特性の改善、素
子間、論理ゲート間等の特性の整合性の改善、集積度の
向上等を図れる効果がある。
また導電部分と厚い誘電体で隔離された配線領域を設け
たため、配線の寄生容量を軽減することが可能で、特に
マイクロコンピュータ、メモ１ハあるいはゲートマレ−
の如く長い配線が存在するＬＳＩにおいては効果が犬で
、高速動作を可能ならしめる。
たため、配線の寄生容量を軽減することが可能で、特に
マイクロコンピュータ、メモ１ハあるいはゲートマレ−
の如く長い配線が存在するＬＳＩにおいては効果が犬で
、高速動作を可能ならしめる。
以上述べた様例い本発明によれば、素子領域内において
改善された結晶欠陥密度、あるいは結晶の均一性を有す
る半導体装置を得ることができる。
改善された結晶欠陥密度、あるいは結晶の均一性を有す
る半導体装置を得ることができる。
第１図は本発明の１実施例を示す断面図、第２図、第７
図は第１図の断面図に対応する平面図である。 １・・・半導体基板、２・・・島状絶縁膜、７，８・・
・エピ−よ穀− 第５Ｐ （句 （０）
図は第１図の断面図に対応する平面図である。 １・・・半導体基板、２・・・島状絶縁膜、７，８・・
・エピ−よ穀− 第５Ｐ （句 （０）
Claims (1)
- 【特許請求の範囲】 １、半導体基板、該半導体基板上に附された島状絶縁層
、該島状絶縁層の上に附された多結晶半導体層、該多結
晶半導体層を高温溶融して単結晶化し、かかる単結晶層
に能動素子あるいは受動素子を形成して成るＳＱ 工（
１９ｉ１１ｃｏｎ Ｏｎ 工ｎ５ｕｌａｔｏｒ）型半導
体装置において、前記島状絶縁層は１以上の前記能動あ
るいは受動素子及び各素子間絶縁手段を完全に包含する
ことを特徴とする半導体装置。 ２、特許請求の範囲第１項に於いて、前記絶縁領域は、
該絶縁領域が包含する素子領域よシ若干大きい面積を有
するととを特徴とする半導体装置。 ３、特許請求の範囲第１項に於いて前記各素子は誘電体
分離層により絶縁されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054602A JPH0669086B2 (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054602A JPH0669086B2 (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211853A Division JPH0817204B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178767A true JPS59178767A (ja) | 1984-10-11 |
| JPH0669086B2 JPH0669086B2 (ja) | 1994-08-31 |
Family
ID=12975276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054602A Expired - Lifetime JPH0669086B2 (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669086B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114514A (ja) * | 1984-11-08 | 1986-06-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61179522A (ja) * | 1984-10-12 | 1986-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03290948A (ja) * | 1989-12-20 | 1991-12-20 | Nec Corp | 半導体装置 |
| US6160295A (en) * | 1995-12-06 | 2000-12-12 | Siemens Aktiengesellschaft | CMOS device |
| JP2007088312A (ja) * | 2005-09-26 | 2007-04-05 | Hitachi Ltd | 半導体装置 |
| JP2007294693A (ja) * | 2006-04-25 | 2007-11-08 | Denso Corp | 半導体装置 |
-
1983
- 1983-03-29 JP JP58054602A patent/JPH0669086B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179522A (ja) * | 1984-10-12 | 1986-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61114514A (ja) * | 1984-11-08 | 1986-06-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03290948A (ja) * | 1989-12-20 | 1991-12-20 | Nec Corp | 半導体装置 |
| US6160295A (en) * | 1995-12-06 | 2000-12-12 | Siemens Aktiengesellschaft | CMOS device |
| JP2007088312A (ja) * | 2005-09-26 | 2007-04-05 | Hitachi Ltd | 半導体装置 |
| JP2007294693A (ja) * | 2006-04-25 | 2007-11-08 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669086B2 (ja) | 1994-08-31 |
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