JPH0817204B2

JPH0817204B2 - 半導体装置

Info

Publication number: JPH0817204B2
Application number: JP3211853A
Authority: JP
Inventors: 雅弘上野; 裕小林; 郁朗増田; 将弘岩村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-08-23
Filing date: 1991-08-23
Publication date: 1996-02-21
Anticipated expiration: 2011-02-21
Also published as: JPH04355949A

Description

【発明の詳細な説明】

【０００１】

【課題を解決するための手段】本発明の特徴は、半導体
基板上に形成された絶縁層と、上記絶縁層上に形成され
た単結晶半導体層とを有し、上記単結晶層に素子を形成
したＳＯＩ（SiliconOn Insulator）型半導体装置にお
いて、上記単結晶半導体層の底面を上記絶縁層で且つ上
面を絶縁物で側面を絶縁物の側壁で囲み、所定の機能を
有する機能ブロックを形成する複数の単結晶半導体領域
と、上記絶縁層上に形成する多結晶半導体層の底面を上
記絶縁層で且つ上面を絶縁物で側面を絶縁物の側壁で囲
んで厚みのある誘電体領域とする多結晶半導体領域とを
有して構成され、上記機能ブロック間の配線領域を上記
厚みのある誘電体領域である上記多結晶半導体領域の上
面上に形成し、上記配線領域の配線に寄生する寄生容量
を低減することにある。

【０００２】

【従来の技術】ＳＯＩ型半導体装置の内、シリコン単結
晶基板上に絶縁膜を設け、該絶縁膜上に多結晶シリコン
を附した後、該多結晶シリコンを溶融，単結晶化し、か
かる単結晶層上に従来と同様の方法で能動あるいは受動
素子を形成する方法は、従来の製造プロセスと同一プロ
セスを使用できることから将来性が期待されている。上
記単結晶層の結晶方位を一定にするために、上記絶縁膜
を島状に形成し、基板単結晶表面を露出させ、ここから
基板と同方位に単結晶化する方法がとられる。

【０００３】

【発明が解決しようとする課題】このようなＳＯＩ半導
体装置では、配線に伴う寄生容量の低減化について考慮
されておらず、各素子間の配線長に比べて長い配線が必
要になる、つまり、寄生容量が大きくなる半導体装置内
の機能ブロック間の配線領域の形成については考慮され
ていなかった。

【０００４】本発明の目的は、ＳＯＩ半導体装置内の機
能ブロック間の配線領域に寄生する寄生容量を低減する
半導体装置の提供にある。

【０００５】

【課題を解決するための手段】本発明の特徴は、半導体
基板上に形成された絶縁層と、上記絶縁層上に形成され
た単結晶半導体層とを有し、上記単結晶層に素子を形成
したＳＯＩ（SiliconOn Insulator）型半導体装置にお
いて、上記単結晶半導体層の底面を上記絶縁層で且つ上
面を絶縁物で側面を絶縁物の側壁で囲み、能動素子また
は受動素子を形成する単結晶半導体領域と、上記絶縁層
上に形成する多結晶半導体層の底面を上記絶縁層で且つ
上面を絶縁物で側面を絶縁物の側壁で囲んで厚みのある
誘電体領域とする多結晶半導体領域とを有して構成さ
れ、所定の機能を有する機能ブロックを上記半導体装置
内に複数形成し、上記機能ブロック間の配線領域を上記
厚みのある誘電体領域である上記多結晶半導体領域の上
面上に形成し、上記配線領域の配線に寄生する寄生容量
を低減することにある。

【０００６】

【作用】本発明によると、半導体基板から配線領域を絶
縁するために、絶縁層−多結晶層−絶縁層から成る厚み
のある誘電体領域の上に配線領域を形成したことによっ
て、寄生容量を低減でき、高速に動作する半導体装置が
達成される。

【０００７】

【実施例】以下、本発明の一実施例を示す図１により説
明する。図１は本発明による半導体装置の製造工程を断
面図にて示したものである。

【０００８】図７は第１の実施例を示す図１の平面図を
示したものである。図７において図１と同一符号を附し
たものは同一構成要素を示す。また、図７（イ)〜(ニ）
は図１（イ)〜(ニ）に対応している。但し図７（ニ）は
素子構成，絶縁構造等を分り易くするため、表面絶縁層
を取除いた状態で示す。順次図に従い説明する。

【０００９】(イ) １は半導体基板となるシリコン単結
晶ウエハ（以下ウエハと称す）、２は酸化膜で、ウエハ
１の全面を一様に酸化した後、エッチングにより酸化膜
の一部を除去しウエハ１の表面露出部３を設ける。この
結果酸化膜２が周辺をウエハ露出部３で囲まれた島状に
なるようにする。逆に、選択酸化により島状酸化膜２を
形成することもできる。

【００１０】(ロ) ＣＶＤ法等により低濃度ポリシリコ
ン層４を設け、必要に応じて再び表面を一様に酸化膜で
覆った後レーザビームあるいは帯状溶融法（ゾーンメル
ティング法）等によりポリシリコン層４を溶融・固化す
る。この時ウエハ露出部３が種になり、ポリシリコン層
４はウエハ１と同方位の単結晶層になる。表面に酸化膜
を附した場合はこれを除去し次に必要に応じてホトレジ
ストの使用により選択的にＰイオン等を打込み、高不純
物濃度層５を設ける。

【００１１】(ハ) 単結晶層４の上に一様にエピタキシ
ャル層８を設ける。次にＲＩＥ（反応性イオンエッチン
グ）等により素子分離領域９を形成する。その後熱酸化
等により単結晶層表面を酸化する。この時イオン注入し
た高不純物濃度層５は熱拡散されいわゆる埋込層６を形
成する。７は低濃度で残ったエピタキシャル層である。
ここで残ったエピタキシャル領域は、主として素子領域
を形成する。

【００１２】(ニ) 必要に応じて素子分離領域９の底部
に形成された酸化膜をＲＩＥ等により取除きウエハ面１
２を露出させ以後、素子分離領域内をＣＶＤ等によりポ
リシリコン１１，１３で埋め、平面を平らにする。その
後必要に応じて基板表面酸化膜を取除いた領域１３のポ
リシリコンに不純物を拡散して低抵抗にし、基板１と図
示しない表面導体との接続に用いる。当然、低抵抗領域
１３は直接素子領域と隣接しない方が素子に対する寄生
容量等の影響を軽減できるため、素子領域との間に分離
領域１１を設けた方が良いことがある。この後、素子領
域となる３０〜３３の領域表面の酸化膜を一様にあるい
は選択的に除き通常の素子形成工程と同様に能動あるい
は受動素子が形成される。例えば７はコレクタ、１４は
ベース、１６はエミッタ、１５はコレクタ電極接続用の
高不純物領域、１７はコレクタ、１８はベース、１９は
エミッタの各電極である。このようにしてバイポーラ素
子３０，３１が形成される。また２０はゲート酸化膜、
２１はソース、２２はドレイン領域、２３はゲート、２
４はソース電極、２５はドレイン、２６はゲートの各電
極である。このようにしてＭＯＳトランジスタ３２，３
３が形成される。ＭＯＳトランジスタ３２，３３は、熱
酸化膜１０の表面部分が取除かれた状態で選択的に不純
物拡散あるいはイオン打込み等により導電形を反転（Ｎ
形からＰ形あるいはＰ形からＮ形）させ、それに対応し
てソース２１，ドレイン２２の不純物形を逆導電形の材
料を用いることにより、ＮＭＯＳ及びＰＭＯＳトランジ
スタを同時に混在させ、いわゆるＣＭＯＳ構成にするこ
とができる。同様にバイポーラ素子３０，３１も、イオ
ン注入領域５の不純物を選択的に逆導電形イオンを用
い、ＭＯＳ形成時と同様、表面熱酸化膜１０を除去して
エピタキシャル層７の導電形を逆にすべく逆導電形不純
物の注入または拡散を行い、コレクタの導電形を逆に
し、これに対応してエミッタ層１４，ベース層１６及び
コレクタ電極層１５の不純物導電形を前記と逆の材料の
使用により、ＮＰＮ及びＰＮＰ縦形トランジスタを同時
に混在させることができる。

【００１３】以上の構造において島状酸化膜２と素子領
域３０〜３３の関係は特に重要である。島状酸化膜２の
上部に附されたポリシリコン層４が溶融・固化する際、
基板１の露出部に現われた基板単結晶を種に単結晶に成
長する。従ってこの時の溶融処理条件により上記単結晶
の質が影響を受け、結晶欠陥の有無，内部応力の大きさ
等が左右される。

【００１４】図２はポリシリコン層４を単結晶化させる
ためのゾーンメルティング法の１例を示す図である。同
図は誘導加熱炉の中にあるウエハ４０とカーボンヒータ
４１の関係を示したもので、炉本体、ウエハのサセプタ
等は図示しない。（イ）はウエハ４０に対しカーボンヒ
ータ４１の突起部４２によりウエハ上のポリシリコン層
４を帯状に溶融させる。ウエハ４０とカーボンヒータ４
１の相対位置は矢印の方向に移動する。溶融条件は移動
速度，溶融突起部４２の温度，幅（ウエハ移動方向に対
して），ウエハとの距離，サセプタの温度等により決ま
る。この場合１個の溶融突起部４２によりポリシリコン
を単結晶化する。同図（ロ）はカーボンヒータ４１に２
個の溶融突起部４２，４３を設けたものでゾーンメルテ
ィングを一定時間間隔で２度続けて行う。これにより、
より良い単結晶性が得られる。

【００１５】（ハ）は更に別の方法を示したもので、カ
ーボンヒータの溶融突起部４２の前に予熱突起部４４、
また後に余熱突起部４５を設けたもので、予・余熱突起
部４４，４５は溶融突起部４２に対し、幅を狭くしてあ
る。同図（ニ）は更に別の方法を示したもので、カーボ
ンヒータ４１の予熱部４６，余熱部４７をウエハ４０と
の間隔により制御せんとするものである。

【００１６】単結晶化は島状酸化膜２の周辺に露出した
ウエハ表面露出部３から成長するため、島状酸化膜２の
大きさと単結晶の質とは密接な関係があり、島状酸化膜
２の周辺部ほど結晶性がよく欠陥密度は小さいが、酸化
膜２による段差のため内部応力が残る場合が多い。図１
（ニ）に示した能動素子３２，３３は島状酸化膜２の上
に１個の能動素子を設けたもので島状酸化膜２は能動素
子の外形に対応した形状を持つ。この場合は能動素子内
に存在する結晶欠陥密度を小さくすることができ歩留り
を向上させ得る。能動素子３０，３１は１島状酸化膜上
に２個の能動素子を配したもので、集積度向上に効果が
ある。また能動素子３０は島状酸化膜２の外縁部にコレ
クタ電極部を設け、エミッタ１６直下の能動領域を内縁
部に配置したことにより、前記島状酸化膜２の段差によ
る応力の素子特性に及ぼす影響を小さくすることができ
る。また能動素子３１は、島状酸化膜の外縁部付近を避
けて配置しており、同様の効果が得られる。また能動素
子３２と３３の如く隣接島状酸化膜上に、更に能動素子
３０，３１の如く同一島状酸化膜上に配置することによ
り素子特性の整合性を向上させることができる。なおこ
の際、前述したような素子特性に重要な影響を及ぼす能
動領域を島状酸化膜と同一相対関係位置に配置すること
がよりよい整合性を得る上で重要である。

【００１７】図３は本発明の他の実施例を示す図で、同
図（イ）は差動増幅回路を示し、トランジスタＱ₁，Ｑ₂
を同一島状領域５０の上に配置し、また抵抗Ｒ₁，Ｒ₂も
上記同様同一島状酸化膜領域５１上に配置されている。
これによりトランジスタＱ₁,Ｑ₂及び抵抗Ｒ₁，Ｒ₂のよ
り良い整合性が得られ、オフセット電圧等を小さくする
ことができる。同図(ロ）はＣＭＯＳ論理回路例を示し
たものでＰＭＯＳＭ_１〜Ｍ_３を同一島状酸化膜５
２上に、またＮＭＯＳＭ₄〜Ｍ₆を同一島状酸化膜５３
上に配置したもので、この結果、ＰＭＯＳＭ₁〜Ｍ₃間
及びＮＭＯＳＭ₄〜Ｍ₆間の素子特性の良い整合性が
得られ、結果としてＰＭＯＳとＮＭＯＳの対で構成され
る論理ゲート間の良い整合性が得られる。同図（ハ）は
ＩＩＬ論理ゲートの１例を示すもので、インジェクタＱ
₁と出力トランジスタＱ₂を同一島状酸化膜５４の上に
配置したものである。また同図（ニ）はＴＴＬ論理ゲー
トの１例を示す図で、入力用トランジスタＱ₁と出力用
トランジスタＱ₂を同一島状酸化膜５５の上に配置した
ものである。このように論理ゲートを同一島状酸化膜上
に配置することで、論理ゲート間の遅延時間，寄生容
量，消費電力等の良い整合性が得られると共に、集積度
の点においても良い結果が得られる。また島状酸化膜の
形状をより大きい領域を対象に考えればよく、設計能率
が改善される。

【００１８】図４は本発明の第３の実施例を示す図で、
６０はＬＳＩチップ、６１〜６５は該チップ６０上に構
成される機能ブロックを示し、例えばマイクロコンピュ
ータの演算部，レジスタ群，メモリ部等の機能ブロック
である。６６は島状酸化膜の境界を示す線、６７はボン
ディングパッドである。このように機能ブロック６１〜
６５と島状酸化膜の外形を対応させることにより、歩留
りを低下させることなくより高い集積度が得られる。ま
た機能ブロック単位に島状酸化膜の外形を設計すればよ
く、より一層設計能率の改善が図れる。

【００１９】図５は本発明の第４の実施例を示す図で、
７０はＬＳＩチップ、７１は島状酸化膜の境界、７２は
ボンディングパッドを示す。このように同一チップ上の
全ての素子を同一島状酸化膜の上に配置することによ
り、最も良い集積度と設計能率が得られる。なお基板１
の電位あるいは島状酸化膜２の下に設けられた配線との
接続等のために島状酸化膜２に孔をあけ、素子表面と電
気的に導通部分を設けることは、本発明の障害にはなら
ない。

【００２０】図６は本発明の第５の実施例を示す図で、
図１と同一符号は同一構成要素を示す。図５において３
４，３５は素子領域、１０′はフィールド酸化膜、８１
〜８９はアルミ等の配線である。同図では第１層目の配
線のみを示し、絶縁材をはさんで設けられる第２あるい
は第３層配線は省略する。

【００２１】図６の構造においてエピタキシャル層８′
及びポリシリコン層１１′は周囲を酸化膜で囲まれてお
り絶縁されている。従って配線８１〜８５は導電部分、
例えば基板１、あるいは素子領域３４に対して、極めて
厚い誘電体であるフィールド酸化膜１０′，ポリシリコ
ン１１′，酸化膜１０を介して接することになり、この
間の寄生容量は極めて小さい。配線８６〜８９について
もほぼ同様のことが言えるが、エピタキシャル層８′が
導電性を有し、前者よりやや寄生容量は大きくなる。

【００２２】このように厚い誘電体領域を設け、その上
面を配線領域として比較的長い配線を通すための領域と
して使用することにより、配線に寄生する容量を大幅に
低減することが出来、論理ゲート間あるいはアナログ回
路間の遅延時間を短縮させることができる。特に駆動能
力が低いＭＯＳあるいはＣＭＯＳ構造においては、その
効果は顕著である。

【００２３】以上第１〜第５の実施例において、絶縁膜
の部分は酸化膜として説明したが、これは他の材料例え
ばナイトライド膜あるいは、異なる材料による２層以上
の複合膜であってもよい。

【００２４】またシリコン単結晶中に酸素イオンを打込
むことにより島状酸化膜を構成するイオン注入法による
製法においても、酸化膜層の体積膨張から本発明以前に
おいて有する同様の問題が有り、該製法によるＳＯＩ構
造の半導体装置に対しても本発明は適用できる。

【００２５】本実施例によれば、導電部分と厚い誘電体
で隔離された配線領域を設けたため、配線の寄生容量を
軽減することが可能で、特にマイクロコンピュータ，メ
モリ、あるいはゲートアレーの如く長い配線が存在する
ＬＳＩにおいては効果が大で、高速動作を可能ならしめ
る。

【００２６】

【発明の効果】本発明によれば、寄生容量を低減でき、
高速に動作する半導体装置が達成される。

【図面の簡単な説明】

【図１】本発明の一実施例を示す断面図である。

【図２】本発明適用装置の製法の一例を示す図である。

【図３】本発明の他の実施例を示す図である。

【図４】本発明の他の実施例を示す図である。

【図５】本発明の他の実施例を示す図である。

【図６】本発明の他の実施例を示す図である。

【図７】図１の断面図に対応する平面図である。

【符号の説明】

１…半導体基板、２…島状絶縁膜、７，８…エピタキシ
ャル層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩村将弘茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内 (56)参考文献特公昭47−2745（ＪＰ，Ｂ１)

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁層と、上記
絶縁層上に形成された単結晶半導体層とを有し、上記単
結晶層に素子を形成したＳＯＩ（Silicon On Insulato
r）型半導体装置において、上記単結晶半導体層の底面を上記絶縁層で且つ上面を絶
縁物で側面を絶縁物の側壁で囲み、所定の機能を有する
機能ブロックを形成する複数の単結晶半導体領域と、上
記絶縁層上に形成する多結晶半導体層の底面を上記絶縁
層で且つ上面を絶縁物で側面を絶縁物の側壁で囲んで厚
みのある誘電体領域とする多結晶半導体領域とを有して
構成され、上記機能ブロック間の配線領域を上記厚みのある誘電体
領域である上記多結晶半導体領域の上面上に形成し、上
記配線領域の配線に寄生する寄生容量を低減することを
特徴とする半導体装置。
【請求項２】請求項１において、上記機能ブロックは、能動素子又は受動素子から構成さ
れていることを特徴とする半導体装置。
【請求項３】請求項１または２において、上記単結晶半導体領域には、バイポーラトランジスタが
形成される第１の単結晶半導体領域とＰ型ＭＯＳトラン
ジスタ及びＮ型ＭＯＳトランジスタとからなるＣＭＯＳ
トランジスタが形成される第２の単結晶半導体領域とを
有し、上記Ｐ型ＭＯＳトランジスタのソースは、上記Ｎ型ＭＯ
Ｓトランジスタのソースよりも高電位側に接続され、上記第１の単結晶半導体領域には、上記ＮＰＮ型バイポ
ーラトランジスタのベース領域との境界部のコレクタ領
域よりも不純物濃度の高いコレクタ領域として用いられ
る埋込層が、上記絶縁層に接するように形成されている
ことを特徴とする半導体装置。
【請求項４】請求項３において、上記第２の単結晶半導体領域には、上記Ｐ型ＭＯＳトラ
ンジスタが形成される半導体領域と上記Ｎ型ＭＯＳトラ
ンジスタが形成される半導体領域とを有し、上記絶縁層
から表面まで延びる絶縁物によって、上記それぞれの半
導体領域は分離されていることを特徴とする半導体装
置。