JPH02196468A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02196468A JPH02196468A JP1670189A JP1670189A JPH02196468A JP H02196468 A JPH02196468 A JP H02196468A JP 1670189 A JP1670189 A JP 1670189A JP 1670189 A JP1670189 A JP 1670189A JP H02196468 A JPH02196468 A JP H02196468A
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関する。
一般に、半導体装置で半導体基板上に絶縁領域を形成す
る従来技術としては、窒化膜を用いてシリコン表面を選
択的に高温雰囲気中で酸化し、フィールド酸化膜を形成
することで素子分離を行なうプロセスを採用することが
多い。
る従来技術としては、窒化膜を用いてシリコン表面を選
択的に高温雰囲気中で酸化し、フィールド酸化膜を形成
することで素子分離を行なうプロセスを採用することが
多い。
第４図は従来の素子領域と素子分離領域を説明するため
の断面図である。
の断面図である。
Ｐ型シリコン基板１に素子領域１９を取囲むように、厚
さ約１μｍのＳ ｉ ０２膜を成長させることで素子分
離領域２０を構成するものである。
さ約１μｍのＳ ｉ ０２膜を成長させることで素子分
離領域２０を構成するものである。
上述した従来の技術は、半導体装置製造工程の中でも半
導体素子を形成する前の工程となるので、従来技術を用
いて半導体集積回路の最適設計をデバイス特性の制御に
より実現しようとする場合、その対象となる回路毎にマ
スクパターンの専用設計を最初の工程から行なわなけれ
ばならない、このため、例えば、あらかじめ同じデバイ
ス特性を持つ半導体素子を配列しただけのゲートアレイ
のような半導体装置は、既に半導体素子のデバイス特性
が規定されているため、従来技術により既存のデバイス
特性を変更または修正することで半導体集積回路の最適
化設計を行なうことができない。
導体素子を形成する前の工程となるので、従来技術を用
いて半導体集積回路の最適設計をデバイス特性の制御に
より実現しようとする場合、その対象となる回路毎にマ
スクパターンの専用設計を最初の工程から行なわなけれ
ばならない、このため、例えば、あらかじめ同じデバイ
ス特性を持つ半導体素子を配列しただけのゲートアレイ
のような半導体装置は、既に半導体素子のデバイス特性
が規定されているため、従来技術により既存のデバイス
特性を変更または修正することで半導体集積回路の最適
化設計を行なうことができない。
本発明の目的は、半導体素子形成後でも、その半導体素
子のデバイス特性の制御を可能にする半導体装置を提供
することにある。
子のデバイス特性の制御を可能にする半導体装置を提供
することにある。
本発明は、−導電型半導体基板に絶縁膜を介して形成さ
れたゲート電極と、該ゲート電極の両側に形成された逆
導電型のソース領域及びドレイン領域とから成るＭＯＳ
）ランジスタを含む半導体装置において、前記ＭＯＳト
ランジスタのチャネル領域の一部に前記チャネル領域の
実効ゲート幅を小さくする絶縁領域を設けたものである
。
れたゲート電極と、該ゲート電極の両側に形成された逆
導電型のソース領域及びドレイン領域とから成るＭＯＳ
）ランジスタを含む半導体装置において、前記ＭＯＳト
ランジスタのチャネル領域の一部に前記チャネル領域の
実効ゲート幅を小さくする絶縁領域を設けたものである
。
次に、本発明の実施例についての図面を参照して説明す
る。
る。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図である。
Ａ−Ａ’線断面図である。
Ｐ型シリコン基板１のＬＯＣＯ３法を用いてフィールド
酸化膜２とゲート酸化膜３を形成し、ゲート酸化膜３を
上に多結晶シリコンでゲート電極４を形成する。
酸化膜２とゲート酸化膜３を形成し、ゲート酸化膜３を
上に多結晶シリコンでゲート電極４を形成する。
次に、チャネル領域の一部分に酸素イオンを注入して絶
縁領域６を形成し、半導体素子形成時のチャネル幅ＷＯ
を実効チャネル幅をＷｌに変更する。
縁領域６を形成し、半導体素子形成時のチャネル幅ＷＯ
を実効チャネル幅をＷｌに変更する。
次に、本実施例の製造方法の一例を図面を参照して説明
する。
する。
第２図（ａ）〜（ｃ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
まず、第２図（ａ）に示すように、通常の方法によって
Ｐ型シリコン基板１上にＮチャネルＭＯ３ＦＥＴを形成
後、絶縁膜７で半導体装置表面を被覆する。
Ｐ型シリコン基板１上にＮチャネルＭＯ３ＦＥＴを形成
後、絶縁膜７で半導体装置表面を被覆する。
次に、第２図（ｂ）に示すように、デバイス特性の最適
化のために、チャネル幅を制御する部分の絶縁層７を選
択的にエツチングした後、ゲート電極４、ゲート酸化膜
３を通して酸素イオンを注入する。
化のために、チャネル幅を制御する部分の絶縁層７を選
択的にエツチングした後、ゲート電極４、ゲート酸化膜
３を通して酸素イオンを注入する。
次に、第２図（Ｃ）に示すように、熱処理してゲート酸
化膜３の下のチャネル領域に改たな絶縁領域７を形成す
る。
化膜３の下のチャネル領域に改たな絶縁領域７を形成す
る。
一般に、半導体素子をいくつか用いて、ある基本的な機
能を持ったブロックを構成し、その機能ブロック管の回
路接続を行なう事を考えると、それぞれの機能ブロック
の入力要領はできるだけ小さい方が望ましく、機能ブロ
ックの出力コンダクタンスはできるだけ大きい方が望ま
しい。これをチャネル幅を制御することにより実現しよ
うとすると、機能ブロックの入力部分となる半導体素子
のチャネル幅はできるだけ狭い方が良く、逆に出力部分
となるチャネル幅はできるだけ広い方が良い このため、本発明を用いると容易にチャネル幅の制御が
可能となるので半導体素子形成後に集積回路の最適設計
が効率良く行なえる。
能を持ったブロックを構成し、その機能ブロック管の回
路接続を行なう事を考えると、それぞれの機能ブロック
の入力要領はできるだけ小さい方が望ましく、機能ブロ
ックの出力コンダクタンスはできるだけ大きい方が望ま
しい。これをチャネル幅を制御することにより実現しよ
うとすると、機能ブロックの入力部分となる半導体素子
のチャネル幅はできるだけ狭い方が良く、逆に出力部分
となるチャネル幅はできるだけ広い方が良い このため、本発明を用いると容易にチャネル幅の制御が
可能となるので半導体素子形成後に集積回路の最適設計
が効率良く行なえる。
第３図は本発明の応用例の平面図である。
ＬＯＣＯ３法によりフィールド酸化膜２を形成して素子
形成領域を取囲み、絶縁分離する。図の破線１５で囲ん
だ領域内の上段にＰチャネルＭＯ３ＦＥＴＩＯを、下段
にＮチャネル領域 Ｓ Ｆ ＥＴｌｌとを一対で形成す
る。ＰチャネルＭＯ８ＦＥＴのソースとドレインはＰ型
頭域１３にそれぞれゲート１４を挟んで配置する。図の
破線１５内に形成されるＰ及びＮチャネルの一対のＭＯ
ＳＦＥＴでインバータが構成されるよう配線９が形成さ
れている。酸素イオンを注入して絶縁領域１６を形成す
る。これにより三対のＣＭＯＳインバータのうちの一つ
が消され、残りの二つのインバータが絶縁分離されたこ
とになり、最適設計が行われることになる。
形成領域を取囲み、絶縁分離する。図の破線１５で囲ん
だ領域内の上段にＰチャネルＭＯ３ＦＥＴＩＯを、下段
にＮチャネル領域 Ｓ Ｆ ＥＴｌｌとを一対で形成す
る。ＰチャネルＭＯ８ＦＥＴのソースとドレインはＰ型
頭域１３にそれぞれゲート１４を挟んで配置する。図の
破線１５内に形成されるＰ及びＮチャネルの一対のＭＯ
ＳＦＥＴでインバータが構成されるよう配線９が形成さ
れている。酸素イオンを注入して絶縁領域１６を形成す
る。これにより三対のＣＭＯＳインバータのうちの一つ
が消され、残りの二つのインバータが絶縁分離されたこ
とになり、最適設計が行われることになる。
以上説明したように、本発明は、酸素イオン注入法を用
いることにより、半導体素子を形成した半導体基体に選
択的に絶縁領域を形成することで、デバイス特性の最適
化を行えるようにしたので、デバイス製造における専用
設計を行なわなくても従来の設計品がそのまま使用でき
、効率良く所望の半導体装置を製造することができると
いう効果を有する。
いることにより、半導体素子を形成した半導体基体に選
択的に絶縁領域を形成することで、デバイス特性の最適
化を行えるようにしたので、デバイス製造における専用
設計を行なわなくても従来の設計品がそのまま使用でき
、効率良く所望の半導体装置を製造することができると
いう効果を有する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図、第２図（ａ）〜（Ｃ）は本発明の一
実施例の製造方法を説明するための工程順に示した半導
体チップの断面図、第３図は本発明の応用例の平面図、
第４図は従来の素子領域と素子分離領域を説明するため
の断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・Ｎ型ソース・ドレイン領域、６・・・絶縁領域、７・
・・絶縁膜、９・・・配線、１０・・・ＰチャネルＭＯ
３ＦＥＴ、１１・・・ＮチャネルＭＯ３ＦＥＴ、１２・
・・Ｐ型頭域、１３・・・Ｎ型領域、１６・・・絶縁領
域。
Ａ−Ａ’線断面図、第２図（ａ）〜（Ｃ）は本発明の一
実施例の製造方法を説明するための工程順に示した半導
体チップの断面図、第３図は本発明の応用例の平面図、
第４図は従来の素子領域と素子分離領域を説明するため
の断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・Ｎ型ソース・ドレイン領域、６・・・絶縁領域、７・
・・絶縁膜、９・・・配線、１０・・・ＰチャネルＭＯ
３ＦＥＴ、１１・・・ＮチャネルＭＯ３ＦＥＴ、１２・
・・Ｐ型頭域、１３・・・Ｎ型領域、１６・・・絶縁領
域。
Claims (1)
- 一導電型半導体基板に絶縁膜を介して形成されたゲート
電極と、該ゲート電極の両側に形成された逆導電型のソ
ース領域及びドレイン領域とから成るＭＯＳトランジス
タを含む半導体装置において、前記ＭＯＳトランジスタ
のチャネル領域の一部に前記チャネル領域の実効ゲート
幅を小さくする絶縁領域を設けたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1670189A JPH02196468A (ja) | 1989-01-25 | 1989-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1670189A JPH02196468A (ja) | 1989-01-25 | 1989-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196468A true JPH02196468A (ja) | 1990-08-03 |
Family
ID=11923593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1670189A Pending JPH02196468A (ja) | 1989-01-25 | 1989-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196468A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| JP2007184582A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | 狭チャネル金属酸化物半導体トランジスタ |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
-
1989
- 1989-01-25 JP JP1670189A patent/JPH02196468A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6617647B2 (en) * | 1996-08-13 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2007184582A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | 狭チャネル金属酸化物半導体トランジスタ |
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