JPH05198665A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路装置の製造方法において、集
積度の向上、歩留りの向上、素子の動作特性の向上、工
程数の低減、工完時間の短縮を図る。 【構成】 半導体基板１の非活性領域の主面上に絶縁膜
３Ａ，３Ｂを形成し、半導体基板１の活性領域の主面上
に単結晶珪素層４，８を形成し、単結晶珪素層８の主面
部に素子を形成する。 【効果】 絶縁膜３の幅を、最小加工寸法にできる。絶
縁膜３形成時の結晶欠陥、クラックを低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、素子間の分離領域の形成に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置を構成する半導体基
板の非活性領域の主面部には、分離領域が設けられてい
る。この分離領域には、素子間分離絶縁膜（フィールド
絶縁膜）が形成されている。この素子間分離絶縁膜は、
いわゆる、ＬＯＣＯＳ（ＬocalＯxidation of Ｓilic
on）酸化法により形成される。このＬＯＣＯＳ酸化法に
よれば、耐酸化マスクである窒化珪素膜を用いて半導体
基板の非活性領域の主面部を選択的に酸化することによ
り、前記素子間分離絶縁膜は形成される。

【０００３】半導体集積回路装置を高集積化するために
は、分離領域の平面レイアウト面積を縮小する必要があ
る。しかし、ＬＯＣＯＳ酸化法で素子間分離絶縁膜を形
成した場合、酸化は縦方向（半導体基板の深さ方向）の
みには進行せず、横方向にも進行する。このため、耐酸
化マスクである窒化珪素膜をフォトリソグラフィ技術の
最小加工寸法で形成しても、横方向に酸化が進行した
分、素子間分離絶縁膜の平面レイアウト面積が大きくな
るので、更に、集積度を向上することは難しい。また、
素子間分離絶縁膜の平面レイアウト面積を縮小した場
合、素子間分離絶縁膜をはさんで隣り合う活性領域間で
パンチスルーが発生し易すくなる。また、素子間分離絶
縁膜をゲート絶縁膜とする寄生ＭＯＳが、オン動作し易
すくなる。

【０００４】そこで、半導体基板の非活性領域の主面部
に、凹部を形成し、この凹部内に絶縁膜を埋め込み、こ
の凹部及び凹部内の絶縁膜で分離領域を構成する方法
（トレンチ分離）が提案されている。この種の技術に関
しては、例えば、ＩＥＤＭ １９９０ ＰＰ２５７〜２
６０（アイ・イー・ディー・エム １９９０年 第２５
７頁乃至第２６０頁）に記載されている。トレンチ分離
を採用した場合、凹部の幅をフォトリソグラフィ技術の
最小加工寸法にできると共に、横方向の酸化による分離
領域の面積増加を防止できるので、半導体集積回路装置
の集積度を向上できる。また、凹部の深さを、素子間分
離絶縁膜の厚みより深くできるので、パンチスルー、寄
生ＭＯＳに対する特性を向上できる。

【０００５】また、メモリセルを有する半導体集積回路
装置においては、メモリセルアレイ部のウェル領域に印
加される電圧と、周辺回路部のウェル領域に印加される
電圧が異なるものが使用されている。しかし、例えば、
ｐ型半導体基板の主面部に複数のｐ型ウェル領域を設け
た場合、これらのｐ型ウェル領域間は、ｐ型半導体基板
を通して電気的に接続されてしまう。そこで、周辺回路
部のｐ型ウェル領域とｐ型半導体基板との間にｎ型半導
体領域を設けている。このｎ型半導体領域は、ｐ型ウェ
ル領域の下部に設けられる。このｎ型半導体領域を設け
ることにより、このｎ型半導体領域及び周辺回路部のｐ
型ウェル領域の周囲のｎ型ウェル領域で、周辺回路部の
ｐ型ウェル領域とｐ型半導体基板との間を絶縁できる。
つまり、周辺回路部のｐ型ウェル領域とメモリセルアレ
イ部のｐ型ウェル領域との間を絶縁できる。

【０００６】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。

【０００７】前記文献に記載されている技術では、凹部
を覆う絶縁膜をフォトリソグラフィ技術及びエッチング
技術でパターンニングしているため、マスク合わせ余裕
が必要であり、集積度の向上が難しいという問題があっ
た。

【０００８】また、凹部内に絶縁膜を埋込む方法として
は、絶縁膜をＣＶＤ法で堆積後、エッチングバックする
方法と、熱酸化法で酸化膜を凹部内に選択的に形成する
方法がある。

【０００９】ＣＶＤ法で絶縁膜を形成した場合には、凹
部内に巣が形成される場合がある。凹部内の絶縁膜に巣
が形成されている場合には、絶縁膜形成後の熱処理工程
で、巣内に封入されている空気が膨張し、この空気の体
積膨張によって、凹部内で応力が発生する。この応力に
よって、半導体基板に結晶欠陥やクラックが発生すると
いう問題がある。

【００１０】また、絶縁膜を堆積後、エッチングバック
した場合には、凹部内の絶縁膜の表面が、半導体基板の
主面より下がる。このため、例えば、ＭＯＳのゲート電
極が、活性領域の半導体基板の主面から、分離領域の凹
部内の絶縁膜上に延在する場合、このゲート電極が、前
記凹部側の半導体基板の活性領域の端部を、上方及び側
方から覆うことになる。この結果、このゲート電極が上
方及び側方から覆う領域、すなわちＭＯＳのチャネル領
域の端部で電界集中が発生し、チャネル領域が反転し易
くなる。つまり、ＭＯＳのしきい値電圧が変動し易くな
り、ＭＯＳの動作特性が劣化するという問題があった。

【００１１】また、熱酸化法で酸化膜を形成した場合に
は、熱酸化時の熱応力及び形成される酸化膜の体積膨張
によって、特に、凹部と接する領域の半導体基板の主面
部に結晶欠陥やクラックが発生するという問題があっ
た。

【００１２】また、凹部を形成し、凹部内に絶縁膜を埋
め込む場合には、凹部の幅を均一にしなければならな
い。従って、例えば、高電圧駆動用のＭＯＳ（周辺回路
部）と低電圧駆動用のＭＯＳ（メモリセルアレイ部）が
同一半導体基板の主面部に設けられている場合には、夫
々のＭＯＳの周囲の分離領域を別々の工程で形成する必
要があるので、工程数が増加するという問題があった。

【００１３】また、前記周辺回路部のｐ型ウェル領域の
下部にｎ型半導体領域を形成するためには、ｐ型半導体
基板の主面部からｎ型不純物を高エネルギのイオン打ち
込み法で導入した後、高温、長時間の熱処理を行なう必
要がある。このため、熱処理時に酸素欠陥が発生すると
いう場合があるという問題があった。また、長時間の熱
処理が必要なため、工完時間が長くなるという問題があ
った。

【００１４】本発明の目的は、半導体集積回路装置の製
造方法において、集積度を向上することが可能な技術を
提供することにある。

【００１５】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、歩留りを向上することが可能
な技術を提供することにある。

【００１６】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、素子の動作特性を向上するこ
とが可能な技術を提供することにある。

【００１７】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、工程数を低減することが可能
な技術を提供することにある。

【００１８】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、工完時間を短縮することが可
能な技術を提供することにある。

【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２１】（１）半導体基板の非活性領域の主面上に
絶縁膜を形成する工程と、前記半導体基板の活性領域の
主面上に単結晶珪素層を形成する工程と、この単結晶珪
素層の主面部に素子を形成する工程とを備える。

【００２２】（２）前記単結晶珪素層の表面を、前記絶
縁膜の表面より高く形成する工程と、前記単結晶珪素層
の表面を前記絶縁膜の表面より低くする工程を備える。

【００２３】（３）前記半導体基板の主面部に不純物を
導入または拡散した後、前記絶縁膜を形成する。

【００２４】

【作用】前述した手段（１）によれば、半導体基板の主
面上に、堆積し、または熱酸化法で形成した絶縁膜を、
フォトリソグラフィ技術及びエッチング技術の最小加工
寸法でパターンニングできるので、分離領域の平面レイ
アウト面積を縮小し、半導体集積回路装置の集積度を向
上できる。

【００２５】また、半導体基板の主面上に、堆積し、ま
たは熱酸化法で形成した絶縁膜を、フォトリソグラフィ
技術及びエッチング技術でパターンニングできるので、
分離領域を構成する絶縁膜の形成工程で、半導体基板に
結晶欠陥やクラックが発生することを低減できる。これ
により、半導体集積回路装置の歩留りを向上できる。

【００２６】また、分離領域の幅を異ならせる必要があ
る場合には、前記絶縁膜をパターンニングする工程で、
幅の異なる分離領域を形成できる。これにより、半導体
集積回路装置の製造工程数を低減できる。

【００２７】前述した手段（２）によれば、絶縁膜の表
面よりも単結晶珪素層の表面の方が低いので、活性領域
の単結晶珪素層上から非活性領域の絶縁膜上に延在する
配線例えばゲート電極は、非活性領域側の単結晶珪素層
の端部を、上方からのみ覆う。従って、非活性領域の側
の単結晶珪素層の端部において、電界集中を緩和できる
ので、例えば、この単結晶珪素層の端部がＭＯＳのチャ
ネル領域の端部を構成する場合にも、電界集中によるチ
ャネル領域での反転を低減し、しきい電圧を安定化でき
る。これにより、ＭＯＳの動作特性を向上できる。すな
わち、半導体集積回路装置の製造方法において、素子の
動作特性を向上できる。

【００２８】前述した手段（３）によれば、単結晶珪素
層を形成する工程で、半導体基板の主面部、すなわち、
ウェル領域が形成される単結晶珪素層の下部に、ウェル
領域と逆導電型の半導体領域を形成できる。従って、ウ
ェル領域の逆導電型の半導体領域を形成するのに必要な
時間に相当する分、半導体集積回路装置の製造方法にお
いて、工完時間を短縮できる。

【００２９】また、同時に、逆導電型の半導体領域は、
実質的に、単結晶珪素層の形成と同時に半導体基板の主
面部の浅い領域及び単結晶珪素層の下部に形成されるの
で、この半導体領域を単独で半導体基板の深い領域に形
成する場合よりも、処理温度を低温化できる。これによ
り、半導体基板中に形成される酸素欠陥を低減し、半導
体集積回路装置の製造方法において、歩留りを向上でき
る。

【００３０】

【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。

【００３１】〔実施例１〕本発明の実施例１の半導体集
積回路装置の構成を、図１（図２のＡ−Ａ線で切った要
部断面図）及び図２（要部平面図）を用いて説明する。

【００３２】図１及び図２に示すように、本実施例１の
半導体集積回路装置は、ｐ-型半導体基板１を主体に構
成されている。このｐ-型半導体基板１は、例えば、単
結晶珪素で構成されている。

【００３３】前記ｐ-型半導体基板１の非活性領域の主
面上には、素子間分離絶縁膜３Ａ，３Ｂが設けられてい
る。これらの素子間分離縁膜３Ａ，３Ｂは、例えば、酸
化珪素膜で構成されている。本実施例１では、前記素子
間分離絶縁膜３Ａは、拡散層間の分離用である。この素
子間分離絶縁膜３Ａの幅は、フォトリソグラフィ技術の
最小加工寸法、例えば、０.１乃至１.０μｍ程度であ
る。前記素子間分離絶縁膜３Ｂは、ウェル領域（９，１
０）間の分離用である。この素子間分離絶縁膜３Ｂの幅
は、２乃至１０μｍ程度である。これらの素子間分離絶
縁膜３Ａ，３Ｂの膜厚は、拡散層（１１，１２）間の分
離が行なえる程度であり、例えば、０.１乃至０.３μｍ
程度である。従って、拡散層（１１，１２）間のパンチ
スルー、寄生ＭＯＳのオン動作に対する特性を向上でき
る。なお、本実施例１では、拡散層（１１，１２）間の
分離を主体として素子間分離絶縁膜３Ａ，３Ｂの膜厚は
設定されているので、ウェル領域（９，１０）間の分離
は、素子間分離絶縁膜３Ｂの幅で規定されるウェル領域
（９，１０）間の距離を主体に行なわれる。

【００３４】前記ｐ-型半導体基板１の活性領域の主面
部及び主面上において、前記素子間分離絶縁膜３Ｂで周
囲を規定された領域には、ｎ型ウェル領域９及びｐ型ウ
ェル領域１０の夫々が設けられている。これらのｎ型ウ
ェル領域９及びｐ型ウェル領域１０は、前記ｐ-型半導
体基板１の主面部及び主面上に形成された単結晶珪素層
（４，８）中に、ｎ型及びｐ型の不純物を夫々拡散させ
ることにより形成されている。同図２では、これらのウ
ェル領域９，１０を、斜線を施して示す。

【００３５】前記ｎ型ウェル領域９及びｐ型ウェル領域
１０の主面部において、前記素子間分離絶縁膜３Ａ，３
Ｂで周囲を規定された領域には、ｐチャネルＭＩＳＦＥ
ＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎの夫々が設けら
れている。これらのＭＩＳＦＥＴＱｐ，Ｑｎは、主に、
ゲート絶縁膜１４、ゲート電極１５、ソース領域及びド
レイン領域を構成する一対のｐ+型半導体領域１２また
は一対のｎ+型半導体領域１１から構成されている。な
お、同図１では、ゲート電極１５を、点線で示す。前記
ゲート絶縁膜１４は、前記ウェル領域９，１０の主面に
設けられている。前記ゲート電極１５は、このゲート絶
縁膜１４上に設けられている。前記一対のｐ+型半導体
領域１２及び一対のｎ+型半導体領域１２は、前記ウェ
ル領域９，１０の主面部において、前記ゲート電極１５
の側部に設けられている。

【００３６】次に、前記半導体集積回路装置の製造方法
を、図３乃至図９（前記図１に示す領域を工程毎に示す
要部断面図）を用いて説明する。

【００３７】まず、図３に示すように、ｐ-型半導体基
板１の主面部に、チャネルストッパ用のｐ型不純物２
を、例えばイオン打ち込み法で導入する。このｐ型不純
物２は、ｐ-型半導体基板１中のｐ型不純物濃度より高
い不純物濃度で導入される。

【００３８】次に、前記ｐ-型半導体基板１の主面部を
熱酸化し、図４に示すように、絶縁膜３を形成する。こ
の絶縁膜３は、例えば、０.１乃至０.３μｍ程度に膜厚
で形成される。この絶縁膜３の膜厚は、後述する拡散層
（１１，１２）間のパンチスルー、寄生ＭＯＳのオン動
作に対する特性を確保できるように設定される。

【００３９】次に、前記絶縁膜３を、フォトリソグラフ
ィ技術及びエッチング技術でパターンニングし、図５に
示すように、ｐ-型半導体基板１の非活性領域の主面上
に、素子間分離絶縁膜３Ａ，３Ｂの夫々を形成する。こ
の際、拡散層（１１，１２）間の分離に使用される素子
間分離絶縁膜３Ａは、フォトリソグラフィ技術の最小加
工寸法、例えば、０.１乃至１.０μｍの幅でパターンニ
ングされる。また、ウェル領域（９，１０）間の分離に
使用される素子間分離絶縁膜３Ｂは、例えば、２乃至１
０μｍ程度の幅でパターンニングされる。

【００４０】次に、図６に示すように、前記ｐ-半導体
基板１の活性領域の主面上に、エピタキシャル成長法
で、ｐ-型単結晶珪素層４を形成する。このｐ-型単結晶
珪素層４は、前記素子間分離絶縁膜３Ａ，３Ｂの半分程
度の膜厚に形成される。

【００４１】次に、図７に示すように、前記ｐ-型単結
晶珪素層４の主面部に、ｎ型不純物５、ｐ型不純物６の
夫々を、例えばイオン打ち込み法で導入する。

【００４２】次に、図８に示すように、前記素子間分離
絶縁膜３Ａ，３Ｂの表面より高く、単結晶珪素層８をエ
ピタキシャル成長法で形成する。この単結晶珪素層８を
形成する工程で、前記ｐ-型単結晶層４の主面部に導入
されたｎ型不純物５及びｐ型不純物６が、前記ｐ-型半
導体基板１の主面部及びｐ-型単結晶珪素層４，８中に
拡散し、ｎ型ウェル領域９及びｐ型ウェル領域１０の夫
々が形成される。

【００４３】次に、前記単結晶珪素層８を、均等にエッ
チング（エッチングバック）し、図９に示すように、前
記素子間分離絶縁膜３Ａ，３Ｂの表面を露出させる。こ
の単結晶珪素層８をエッチングバックする際には、前記
素子間分離絶縁膜３Ａ，３Ｂの表面が露出した時点でエ
ッチングを終了すれば良いが、実際には、多少のオーバ
ーエッチングが発生するため、図１０（図９の要部を拡
大して示す要部断面図）のＢの領域に示すように、単結
晶珪素層８（ｎ型ウェル領域９，ｐ型ウェル領域１０）
の表面の方が、素子間分離絶縁膜３Ａ，３Ｂの表面より
下になる。

【００４４】次に、前記ｎ型ウェル領域９及びｐ型ウェ
ル領域１０の主面に、ゲート絶縁膜１４を形成する。こ
の後、このゲート絶縁膜１４上に、ゲート電極１５を形
成する。

【００４５】次に、前記ｎ型ウェル領域９及びｐ型ウェ
ル領域１０の主面部において、前記ゲート電極１５の側
部に、ｐ+型半導体領域１２、ｎ+型半導体領域１１の夫
々を形成することにより、前記図１及び図２に示す本施
例１の半導体集積回路装置は完成する。

【００４６】以上、説明したように、本実施例１の半導
体集積回路装置の製造方法では、ｐ-型半導体基板１の
非活性領域の主面上に素子間分離絶縁膜３Ａ，３Ｂを形
成する工程と、前記ｐ-型半導体基板１の活性領域の主
面上に、前記素子間分離絶縁膜３Ａ，３Ｂの表面より高
く単結晶珪素層８を形成する工程と、この単結晶珪素層
８の表面を前記素子間分離絶縁膜３Ａ，３Ｂの表面より
低くする工程と、前記単結晶珪素層８（ウェル領域９，
１０）の主面部に素子（ＭＩＳＦＥＴＱｐ，Ｑｎ）を形
成する工程を備えている。この構成によれば、ｐ-型半
導体基板１の主面上に、熱酸化法で形成した絶縁膜３
を、フォトリソグラフィ技術及びエッチング技術の最小
加工寸法でパターンニングできるので、分離領域の平面
レイアウト面積を縮小し、半導体集積回路装置の集積度
を向上できる。

【００４７】また、ｐ-型半導体基板の主面上に熱酸化
法で形成した絶縁膜３を、フォトリソグラフィ技術及び
エッチング技術でパターンニングできるので、分離用の
絶縁膜を形成する工程において、ｐ-型半導体基板１に
結晶欠陥やクラックが発生することを低減できる。これ
により、半導体集積回路装置の歩留りを向上できる。

【００４８】また、本実施例１では特に図示していない
が、分離領域の幅を異ならせる必要がある場合（同一半
導体基板に、駆動電圧が異なるＭＩＳＦＥＴを有する場
合等）には、前記絶縁膜３をパターンニングする工程
で、幅の異なる分離領域を形成できる。これにより、半
導体集積回路装置の製造工程数を低減できる。

【００４９】また、素子間分離絶縁膜３Ａ，３Ｂの表面
よりも単結晶珪素層８（ウェル領域９，１０）の表面の
方が低いので、活性領域の単結晶珪素層８（ウェル領域
９，１０）上から非活性領域の素子間分離絶縁膜３Ａ，
３Ｂ上に延在する配線例えばゲート電極１５は、非活性
領域側のウェル領域９，１０の端部（前記図１０のＢで
示す領域）を、上方からのみ覆う。従って、非活性領域
側のウェル領域９，１０の端部において、電界集中を緩
和できる。本実施例１では、このウェル領域９，１０の
端部がＭＩＳＦＥＴＱｐ，Ｑｎのチャネル領域の端部を
構成しているが、電界集中が緩和されることにより、チ
ャネル領域での反転を低減し、しきい電圧を安定化でき
る。これにより、ＭＩＳＦＥＴＱｐ，Ｑｎの動作特性を
向上できるので、半導体集積回路装置の製造方法におい
て、素子の動作特性を向上できる。

【００５０】なお、図１１（実施例１の半導体集積回路
装置の製造方法の変形例を示す要部断面図）に示すよう
に、前記絶縁膜３をパターンニングし、素子間分離絶縁
膜３Ａ，３Ｂを形成した後、ｐ-型半導体基板１の主面
部にｎ型不純物５及びｐ型不純物６の夫々を導入しても
良い。この場合には、単結晶珪素層４の形成工程を省略
して、前記ｐ-型半導体基板１の活性領域の主面上に、
素子間分離絶縁膜３Ａ，３Ｂの表面より高く単結晶珪素
層８を形成すれば良い。この場合には、エピタキシャル
成長工程を一回にできるので、製造工程数を低減でき
る。

【００５１】〔実施例２〕本発明の実施例２の半導体集
積回路装置の製造方法を、図１２乃至図１４（前記図１
に示す領域を工程の一部で示す要部断面図）を用いて説
明する。

【００５２】まず、前記図４に示す工程までを行なう。

【００５３】次に、図１２に示すように、ｎ型ウェル領
域（９）の形成領域において、絶縁膜３をパターンニン
グし、素子間分離絶縁膜３Ａ，３Ｂの夫々を形成する。
この際、ｐ型ウェル領域（１０）の形成領域の絶縁膜３
は、パターンニングされず、この後のエピタキシャル成
長時のマスクとして機能する。

【００５４】次に、前記素子間分離絶縁膜３，３Ａ，３
Ｂをマスクとして、前記ｐ-型半導体基板１の活性領域
の主面上に、前記素子間分離絶縁膜３，３Ａ，３Ｂの表
面より高く、エピタキシャル成長法で単結晶珪素層８を
形成する。このエピタキシャル成長時のソースガスに
は、ｎ型不純物のガスを混入する。混入するｎ型不純物
のガスの流量を調節することにより、ｎ型ウェル９の不
純物濃度を調節できる。この後、この単結晶珪素層８を
均等にエッチングバックし、図１３に示すように、素子
間分離絶縁膜３，３Ａ，３Ｂの表面を露出させる。

【００５５】次に、図１４に示すように、ｐ型ウェル領
域（１０）の形成領域において、前記絶縁膜３をパター
ンニングし、素子間分離絶縁膜３Ａ，３Ｂの夫々を形成
する。この後、前記素子間分離絶縁膜３Ａ，３Ｂをマス
クとして、前記ｐ-型半導体基板１の活性領域の主面上
に、前記素子間分離絶縁膜３Ａ，３Ｂの表面より高く、
エピタキシャル成長法で単結晶珪素層８を形成する。こ
のエピタキシャル成長時のソースガスには、ｐ型不純物
を混入する。混入するｐ型不純物のガスの流量を調節す
ることにより、ｐ型ウェル領域１０の不純物濃度を調節
できる。この後、この単結晶珪素層８を均等にエッチン
グバックし、前記図９に示すように、素子間分離絶縁膜
３Ａ，３Ｂの表面を露出させる。この後、前記ゲート絶
縁膜１４を形成する工程以後の工程を、前記実施例１と
同様に行なうことにより、本実施例２の半導体集積回路
装置は、完成する。

【００５６】以上、説明したように、本実施例２の半導
体集積回路装置の製造方法によれば、ｎ型ウェル領域９
及びｐ型ウェル領域１０中の不純物濃度及び不純物分布
を均一にできるので、更に、半導体集積回路装置の素子
の動作特性を向上できる。

【００５７】なお、図１２に示す工程の後、ｐ-型半導
体基板１の主面部にｎ型不純物を導入し、この後、不純
物を混入しないエピタキシャル成長法で単結晶珪素層８
を形成しても良い。同様に、図１４に示す工程の後、ｐ
-型半導体基板１の主面部にｐ型不純物を導入し、この
後、ｐ型の単結晶珪素層８を形成しても良い。

【００５８】また、以下に述べる製造方法で形成するこ
ともできる。

【００５９】まず、前記図１２に示す工程の後、ｎ型の
単結晶珪素層８を形成する。この後、ｐ型ウェル領域
（１０）の形成領域において、絶縁膜３をパターンニン
グし、素子間分離絶縁膜３Ａ，３Ｂを形成する。

【００６０】次に、ｐ型の単結晶珪素層８を形成する。
この後、このｐ型の単結晶珪素層８及び前記ｎ型の単結
晶珪素層８の夫々をエッチングバックし、前記図９に示
すうに、素子間分離絶縁膜３Ａ，３Ｂの表面を露出させ
る。この方法によれば、エッチングバックの回数を一回
に減らすことができる。

【００６１】〔実施例３〕本発明の実施例３の半導体集
路装置の構成を図１５（図１６のＣ−Ｃ線で切った要部
断面図）及び図１６（要部平面図）を用いて説明する。

【００６２】図１５及び図１６に示すように、本実施例
３の半導体集積回路装置は、前記実施例１の半導体集積
回路装置において、ウェル領域９，１０間の分離のみ
を、前記素子間分離絶縁膜３Ｂで行ない、拡散層１１，
１２間の分離は、素子間分離絶縁膜１３で行なうもので
ある。この素子間分離絶縁膜１３は、ＬＯＣＯＳ酸化法
で形成されている。本実施例２では、前記素子間分離絶
縁膜３Ｂの膜厚は、ウェル領域９，１０の深さと同程度
に構成され、例えば、２乃至５μｍ程度である。

【００６３】次に、前記半導体集積回路装置の製造方法
を、図１７乃至図２１（前記図１５に示す領域を工程毎
に示す要部断面図）を用いて説明する。

【００６４】まず、前記図４に示す工程までを行なう。
この際、絶縁膜３の膜厚は、ウェル領域（９，１０）の
深さと同程度であり、例えば、２乃至５μｍ程度であ
る。

【００６５】次に、前記絶縁膜３をフォトリソグラフィ
技術及びエッチング技術でパターンニングし、図１７に
示すように、ｐ-型半導体基板１の非活性領域の主面上
に、素子間分離絶縁膜３Ｂを形成する。この素子間分離
絶縁膜３Ｂは、ウェル領域（９，１０）間の分離に使用
され、その幅は、フォトリソグラフィ技術の最小加工寸
法、例えば、０.１乃至１.０μｍ程度である。

【００６６】次に、図１８に示すように、前記ｐ-半導
体基板１の活性領域の主面上に、エピタキシャル成長法
で、ｐ-型単結晶珪素層４を形成する。このｐ-型単結晶
珪素層４は、前記素子間分離絶縁膜３Ｂの半分程度の膜
厚に形成される。

【００６７】次に、図１９に示すように、前記ｐ-型単
結晶珪素層４の主面部に、ｎ型不純物５、ｐ型不純物６
の夫々を、例えば、イオン打ち込み法で導入する。

【００６８】次に、図２０に示すように、前記素子間分
離絶縁膜３Ｂの表面より高く、単結晶珪素層８をエピタ
キシャル成長法で形成する。この単結晶珪素層８を形成
する工程で、前記ｐ-型単結晶層４の主面部に導入され
たｎ型不純物５及びｐ型不純物６が、前記ｐ-型単結晶
珪素層４，８中に拡散し、ｎ型ウェル領域９及びｐ型ウ
ェル領域１０の夫々が形成される。

【００６９】次に、前記単結晶珪素層８を、均等にエッ
チング（エッチングバック）し、図２１に示すように、
前記素子間分離絶縁膜３Ｂの表面を露出させる。この単
結晶珪素層８をエッチングバックする際には、前記素子
間分離絶縁膜３Ｂの表面が露出した時点でエッチングを
終了すれば良いが、実際には、多少のオーバーエッチン
グが発生するため、単結晶珪素層８（ｎ型ウェル領域
９，ｐ型ウェル領域１０）の表面の方が、素子間分離絶
縁膜３Ｂの表面より下になる。

【００７０】次に、前記ｎ型ウェル領域９及びｐ型ウェ
ル領域１０の非活性領域の主面部に、ＬＯＣＯＳ酸化法
で、選択的に素子間分離絶縁膜１３を形成する。この素
子間分離絶縁膜１３は、拡散層（１１，１２）間の分離
用として使用される。

【００７１】次に、前記ｎ型ウェル領域９及びｐ型ウェ
ル領域１０の活性領域の主面に、ゲート絶縁膜１４を形
成する。この後、このゲート絶縁膜１４上に、ゲート電
極１５を形成する。

【００７２】次に、前記ｎ型ウェル領域９及びｐ型ウェ
ル領域１０の主面部において、前記ゲート電極１５の側
部に、ｐ+型半導体領域１２、ｎ+型半導体領域１１の夫
々を形成することにより、前記図１５及び図１６に示す
本施例３の半導体集積回路装置は完成する。

【００７３】以上、説明したように、本実施例３の半導
体集積回路装置の製造方法によれば、前記実施例１より
も、ウェル領域９，１０間の分離特性を向上できる。

【００７４】なお、図２２（実施例３の半導体集積回路
装置の製造方法の変形例を示す要部断面図）に示すよう
に、前記絶縁膜３をパターンニングし、素子間分離絶縁
膜３Ｂを形成した後、ｐ-型半導体基板１の主面部にｎ
型不純物５及びｐ型不純物６の夫々を導入しても良い。
この場合には、単結晶珪素層４の形成工程を省略して、
前記ｐ-型半導体基板１の活性領域の主面上に、素子間
分離絶縁膜３Ｂの表面より高く単結晶珪素層８を形成す
れば良い。この場合には、エピタキシャル成長工程を一
回にできるので、製造工程数を低減できる。

【００７５】〔実施例４〕本発明の実施例４の半導体集
積回路装置の製造方法を、図２３乃至図２６（工程の一
部を示す要部断面図）を用いて説明する。本実施例４の
半導体集積回路装置の製造方法は、前記実施例３の半導
体集積回路装置の製造方法において、前記ｐ型ウェル領
域１０の一方１０Ｂとｐ-型半導体基板１との間に、ｎ+
型半導体領域１７を形成するものである。このｎ+型半
導体領域１７を形成することにより、ｐ型ウェル領域１
０Ａと１０Ｂとの間を絶縁できる。

【００７６】次に、前記半導体集積回路装置の製造方法
を説明する。

【００７７】まず、前記図３に示す工程を行なう。この
後、図２３に示すように、ｐ型ウェル領域（１０Ｂ）の
形成領域において、ｐ-型半導体基板１の主面部に、ｎ
型不純物１７を、例えば、イオン打ち込み法で導入す
る。

【００７８】次に、図２４に示すように、前記ｐ-型半
導体基板１の主面を熱酸化し、絶縁膜３を形成する。こ
の熱酸化工程で、前記導入されたｎ型不純物が活性化さ
れ、ｎ+型半導体領域１７が形成される。

【００７９】次に、前記図１７乃至図１８に示す工程を
行なう。図１８に示す工程で、単結晶珪素層４を形成す
る際に、この単結晶珪素層４の下部に、前記ｎ+型半導
体領域１７中のｎ型不純物が拡散し、ｎ+型半導体領域
１７が完成する。

【００８０】次に、図２５に示すように、前記ｐ-型単
結晶珪素層４の主面部に、ｎ型不純物５、ｐ型不純物６
の夫々を、例えば、イオン打ち込み法で導入する。

【００８１】次に、前記図２０に示すように、単結晶珪
素層８を形成する。この後、単結晶珪素層８を均等にエ
ッチングバックすることにより、図２６に示すように、
ｎ型ウェル領域９，ｐ型ウェル領域１０Ａ，１０Ｂの夫
々が形成される。この後、前記素子間分離絶縁膜１３を
形成する工程以後の工程を、前記実施例３と同様に行な
うことにより、本実施例４の半導体集積回路装置は完成
する。

【００８２】以上、説明したように、本実施例４の半導
体集積回路装置の製造方法では、ｐ-型半導体基板１の
主面部にｎ型不純物１７を導入した後、ｐ-型半導体基
板１の非活性領域の主面上に素子間分離絶縁膜３Ｂを形
成する工程と、前記ｐ-型半導体基板１の活性領域の主
面上に、前記素子間分離絶縁膜３Ｂの表面より高く単結
晶珪素層８を形成する工程と、この単結晶珪素層８の表
面を、素子間分離絶縁膜３Ｂの表面より下にする工程
と、この単結晶珪素層８（ウェル領域９，１０）の主面
部に素子を形成する工程とを備えている。この構成によ
れば、単結晶珪素層４を形成する工程で、ｐ-型半導体
基板１の主面部、すなわち、ｐ型ウェル領域１０Ｂが形
成される領域の単結晶珪素層４の下部に、ｎ+型半導体
領域１７を形成できる。従って、ｎ+型半導体領域１７
を単独で形成するのに必要な時間に相当する分、半導体
集積回路装置の製造方法において、工完時間を低減でき
る。

【００８３】また、ｎ+型半導体領域１７は、実質的
に、ｐ-型半導体基板１の浅い領域に単結晶珪素層４の
形成と同時に形成されるので、このｎ+型半導体領域１
７を、単独で半導体基板の深い領域に形成する場合より
も、処理温度を低温化できる。これにより、ｐ-型半導
体基板１中に形成される酸素欠陥を低減し、半導体集積
回路装置の製造方法において、歩留りを向上できる。

【００８４】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

【００８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００８６】半導体集積回路装置の製造方法において、
集積度を向上できる。

【００８７】前記半導体集積回路装置の製造方法におい
て、歩留りを向上できる。

【００８８】前記半導体集積回路装置の製造方法におい
て、素子の動作特性を向上できる。

【００８９】前記半導体集積回路装置の製造方法におい
て、工程数を低減できる。

【００９０】前記半導体集積回路装置の製造方法におい
て、工完時間を短縮できる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体集積回路装置の要部
断面図。

【図２】前記半導体集積回路装置の要部平面図。

【図３】前記図１に示す領域を工程毎に示す要部断面
図。

【図４】前記図１に示す領域を工程毎に示す要部断面
図。

【図５】前記図１に示す領域を工程毎に示す要部断面
図。

【図６】前記図１に示す領域を工程毎に示す要部断面
図。

【図７】前記図１に示す領域を工程毎に示す要部断面
図。

【図８】前記図１に示す領域を工程毎に示す要部断面
図。

【図９】前記図１に示す領域を工程毎に示す要部断面
図。

【図１０】前記図９の要部を拡大して示す要部断面図。

【図１１】実施例１の半導体集積回路装置の製造方法の
変形例を示し、前記図１に示す領域を工程の一部で示す
要部断面図。

【図１２】本発明の実施例２の半導体集積回路装置の製
造方法を示し、前記図１に相当する領域を工程の一部で
示す要部断面図。

【図１３】前記図１２に示す領域を工程の一部で示す要
部断面図。

【図１４】前記図１２に示す領域を工程の一部で示す要
部断面図。

【図１５】本発明の実施例３の半導体集積回路装置の要
部断面図。

【図１６】前記半導体集積回路装置の要部平面図。

【図１７】前記図１５に示す領域を工程毎に示す要部断
面図。

【図１８】前記図１５に示す領域を工程毎に示す要部断
面図。

【図１９】前記図１５に示す領域を工程毎に示す要部断
面図。

【図２０】前記図１５に示す領域を工程毎に示す要部断
面図。

【図２１】前記図１５に示す領域を工程毎に示す要部断
面図。

【図２２】実施例３の半導体集積回路装置の製造方法の
変形例を示し、前記図１５に示す領域を工程の一部で示
す要部断面図。

【図２３】本発明の実施例４の半導体集積回路装置を製
造工程の一部で示す要部断面図。

【図２４】前記図２３に示す領域を工程の一部で示す要
部断面図。

【図２５】前記図２３に示す領域を工程の一部で示す要
部断面図。

【図２６】前記図２３に示す領域を工程の一部で示す要
部断面図。

【符号の説明】

１…ｐ-型半導体基板、３Ａ，３Ｂ…素子間分離絶縁
膜、９…ｎ型ウェル領域、１０…ｐ型ウェル領域、１１
…ｎ+型半導体領域、１２…ｐ+型半導体領域、１４…ゲ
ート絶縁膜、１５…ゲート電極。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板の非活性領域の主面上に絶縁
   膜を形成する工程と、前記半導体基板の活性領域の主面
   上に単結晶珪素層を形成する工程と、該単結晶珪素層の
   主面部に素子を形成する工程とを備えたことを特徴とす
   る半導体集積回路装置の製造方法。
2. 【請求項２】 前記単結晶珪素層の表面を、前記絶縁膜
   の表面より高く形成する工程と、前記単結晶珪素層の表
   面を前記絶縁膜の表面より低くする工程を備えたことを
   特徴とする前記請求項１に記載の半導体集積回路装置の
   製造方法。
3. 【請求項３】 前記半導体基板の主面部に不純物を導入
   または拡散した後、前記絶縁膜を形成することを特徴と
   する前記請求項１又は請求項２に記載の半導体集積回路
   装置の製造方法。