JPH05198665A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH05198665A
JPH05198665A JP980892A JP980892A JPH05198665A JP H05198665 A JPH05198665 A JP H05198665A JP 980892 A JP980892 A JP 980892A JP 980892 A JP980892 A JP 980892A JP H05198665 A JPH05198665 A JP H05198665A
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insulating film
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main surface
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JP980892A
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Masanori Hiroki
正紀 尋木
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 半導体集積回路装置の製造方法において、集
積度の向上、歩留りの向上、素子の動作特性の向上、工
程数の低減、工完時間の短縮を図る。 【構成】 半導体基板1の非活性領域の主面上に絶縁膜
3A,3Bを形成し、半導体基板1の活性領域の主面上
に単結晶珪素層4,8を形成し、単結晶珪素層8の主面
部に素子を形成する。 【効果】 絶縁膜3の幅を、最小加工寸法にできる。絶
縁膜3形成時の結晶欠陥、クラックを低減できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、素子間の分離領域の形成に適用
して有効な技術に関するものである。
【0002】
【従来の技術】半導体集積回路装置を構成する半導体基
板の非活性領域の主面部には、分離領域が設けられてい
る。この分離領域には、素子間分離絶縁膜(フィールド
絶縁膜)が形成されている。この素子間分離絶縁膜は、
いわゆる、LOCOS(Localxidation of ilic
on)酸化法により形成される。このLOCOS酸化法に
よれば、耐酸化マスクである窒化珪素膜を用いて半導体
基板の非活性領域の主面部を選択的に酸化することによ
り、前記素子間分離絶縁膜は形成される。
【0003】半導体集積回路装置を高集積化するために
は、分離領域の平面レイアウト面積を縮小する必要があ
る。しかし、LOCOS酸化法で素子間分離絶縁膜を形
成した場合、酸化は縦方向(半導体基板の深さ方向)の
みには進行せず、横方向にも進行する。このため、耐酸
化マスクである窒化珪素膜をフォトリソグラフィ技術の
最小加工寸法で形成しても、横方向に酸化が進行した
分、素子間分離絶縁膜の平面レイアウト面積が大きくな
るので、更に、集積度を向上することは難しい。また、
素子間分離絶縁膜の平面レイアウト面積を縮小した場
合、素子間分離絶縁膜をはさんで隣り合う活性領域間で
パンチスルーが発生し易すくなる。また、素子間分離絶
縁膜をゲート絶縁膜とする寄生MOSが、オン動作し易
すくなる。
【0004】そこで、半導体基板の非活性領域の主面部
に、凹部を形成し、この凹部内に絶縁膜を埋め込み、こ
の凹部及び凹部内の絶縁膜で分離領域を構成する方法
(トレンチ分離)が提案されている。この種の技術に関
しては、例えば、IEDM 1990 PP257〜2
60(アイ・イー・ディー・エム 1990年 第25
7頁乃至第260頁)に記載されている。トレンチ分離
を採用した場合、凹部の幅をフォトリソグラフィ技術の
最小加工寸法にできると共に、横方向の酸化による分離
領域の面積増加を防止できるので、半導体集積回路装置
の集積度を向上できる。また、凹部の深さを、素子間分
離絶縁膜の厚みより深くできるので、パンチスルー、寄
生MOSに対する特性を向上できる。
【0005】また、メモリセルを有する半導体集積回路
装置においては、メモリセルアレイ部のウェル領域に印
加される電圧と、周辺回路部のウェル領域に印加される
電圧が異なるものが使用されている。しかし、例えば、
p型半導体基板の主面部に複数のp型ウェル領域を設け
た場合、これらのp型ウェル領域間は、p型半導体基板
を通して電気的に接続されてしまう。そこで、周辺回路
部のp型ウェル領域とp型半導体基板との間にn型半導
体領域を設けている。このn型半導体領域は、p型ウェ
ル領域の下部に設けられる。このn型半導体領域を設け
ることにより、このn型半導体領域及び周辺回路部のp
型ウェル領域の周囲のn型ウェル領域で、周辺回路部の
p型ウェル領域とp型半導体基板との間を絶縁できる。
つまり、周辺回路部のp型ウェル領域とメモリセルアレ
イ部のp型ウェル領域との間を絶縁できる。
【0006】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【0007】前記文献に記載されている技術では、凹部
を覆う絶縁膜をフォトリソグラフィ技術及びエッチング
技術でパターンニングしているため、マスク合わせ余裕
が必要であり、集積度の向上が難しいという問題があっ
た。
【0008】また、凹部内に絶縁膜を埋込む方法として
は、絶縁膜をCVD法で堆積後、エッチングバックする
方法と、熱酸化法で酸化膜を凹部内に選択的に形成する
方法がある。
【0009】CVD法で絶縁膜を形成した場合には、凹
部内に巣が形成される場合がある。凹部内の絶縁膜に巣
が形成されている場合には、絶縁膜形成後の熱処理工程
で、巣内に封入されている空気が膨張し、この空気の体
積膨張によって、凹部内で応力が発生する。この応力に
よって、半導体基板に結晶欠陥やクラックが発生すると
いう問題がある。
【0010】また、絶縁膜を堆積後、エッチングバック
した場合には、凹部内の絶縁膜の表面が、半導体基板の
主面より下がる。このため、例えば、MOSのゲート電
極が、活性領域の半導体基板の主面から、分離領域の凹
部内の絶縁膜上に延在する場合、このゲート電極が、前
記凹部側の半導体基板の活性領域の端部を、上方及び側
方から覆うことになる。この結果、このゲート電極が上
方及び側方から覆う領域、すなわちMOSのチャネル領
域の端部で電界集中が発生し、チャネル領域が反転し易
くなる。つまり、MOSのしきい値電圧が変動し易くな
り、MOSの動作特性が劣化するという問題があった。
【0011】また、熱酸化法で酸化膜を形成した場合に
は、熱酸化時の熱応力及び形成される酸化膜の体積膨張
によって、特に、凹部と接する領域の半導体基板の主面
部に結晶欠陥やクラックが発生するという問題があっ
た。
【0012】また、凹部を形成し、凹部内に絶縁膜を埋
め込む場合には、凹部の幅を均一にしなければならな
い。従って、例えば、高電圧駆動用のMOS(周辺回路
部)と低電圧駆動用のMOS(メモリセルアレイ部)が
同一半導体基板の主面部に設けられている場合には、夫
々のMOSの周囲の分離領域を別々の工程で形成する必
要があるので、工程数が増加するという問題があった。
【0013】また、前記周辺回路部のp型ウェル領域の
下部にn型半導体領域を形成するためには、p型半導体
基板の主面部からn型不純物を高エネルギのイオン打ち
込み法で導入した後、高温、長時間の熱処理を行なう必
要がある。このため、熱処理時に酸素欠陥が発生すると
いう場合があるという問題があった。また、長時間の熱
処理が必要なため、工完時間が長くなるという問題があ
った。
【0014】本発明の目的は、半導体集積回路装置の製
造方法において、集積度を向上することが可能な技術を
提供することにある。
【0015】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、歩留りを向上することが可能
な技術を提供することにある。
【0016】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、素子の動作特性を向上するこ
とが可能な技術を提供することにある。
【0017】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、工程数を低減することが可能
な技術を提供することにある。
【0018】本発明の他の目的は、前記半導体集積回路
装置の製造方法において、工完時間を短縮することが可
能な技術を提供することにある。
【0019】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0020】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0021】(1)半導体基板の非活性領域の主面上に
絶縁膜を形成する工程と、前記半導体基板の活性領域の
主面上に単結晶珪素層を形成する工程と、この単結晶珪
素層の主面部に素子を形成する工程とを備える。
【0022】(2)前記単結晶珪素層の表面を、前記絶
縁膜の表面より高く形成する工程と、前記単結晶珪素層
の表面を前記絶縁膜の表面より低くする工程を備える。
【0023】(3)前記半導体基板の主面部に不純物を
導入または拡散した後、前記絶縁膜を形成する。
【0024】
【作用】前述した手段(1)によれば、半導体基板の主
面上に、堆積し、または熱酸化法で形成した絶縁膜を、
フォトリソグラフィ技術及びエッチング技術の最小加工
寸法でパターンニングできるので、分離領域の平面レイ
アウト面積を縮小し、半導体集積回路装置の集積度を向
上できる。
【0025】また、半導体基板の主面上に、堆積し、ま
たは熱酸化法で形成した絶縁膜を、フォトリソグラフィ
技術及びエッチング技術でパターンニングできるので、
分離領域を構成する絶縁膜の形成工程で、半導体基板に
結晶欠陥やクラックが発生することを低減できる。これ
により、半導体集積回路装置の歩留りを向上できる。
【0026】また、分離領域の幅を異ならせる必要があ
る場合には、前記絶縁膜をパターンニングする工程で、
幅の異なる分離領域を形成できる。これにより、半導体
集積回路装置の製造工程数を低減できる。
【0027】前述した手段(2)によれば、絶縁膜の表
面よりも単結晶珪素層の表面の方が低いので、活性領域
の単結晶珪素層上から非活性領域の絶縁膜上に延在する
配線例えばゲート電極は、非活性領域側の単結晶珪素層
の端部を、上方からのみ覆う。従って、非活性領域の側
の単結晶珪素層の端部において、電界集中を緩和できる
ので、例えば、この単結晶珪素層の端部がMOSのチャ
ネル領域の端部を構成する場合にも、電界集中によるチ
ャネル領域での反転を低減し、しきい電圧を安定化でき
る。これにより、MOSの動作特性を向上できる。すな
わち、半導体集積回路装置の製造方法において、素子の
動作特性を向上できる。
【0028】前述した手段(3)によれば、単結晶珪素
層を形成する工程で、半導体基板の主面部、すなわち、
ウェル領域が形成される単結晶珪素層の下部に、ウェル
領域と逆導電型の半導体領域を形成できる。従って、ウ
ェル領域の逆導電型の半導体領域を形成するのに必要な
時間に相当する分、半導体集積回路装置の製造方法にお
いて、工完時間を短縮できる。
【0029】また、同時に、逆導電型の半導体領域は、
実質的に、単結晶珪素層の形成と同時に半導体基板の主
面部の浅い領域及び単結晶珪素層の下部に形成されるの
で、この半導体領域を単独で半導体基板の深い領域に形
成する場合よりも、処理温度を低温化できる。これによ
り、半導体基板中に形成される酸素欠陥を低減し、半導
体集積回路装置の製造方法において、歩留りを向上でき
る。
【0030】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
【0031】〔実施例1〕本発明の実施例1の半導体集
積回路装置の構成を、図1(図2のA−A線で切った要
部断面図)及び図2(要部平面図)を用いて説明する。
【0032】図1及び図2に示すように、本実施例1の
半導体集積回路装置は、p-型半導体基板1を主体に構
成されている。このp-型半導体基板1は、例えば、単
結晶珪素で構成されている。
【0033】前記p-型半導体基板1の非活性領域の主
面上には、素子間分離絶縁膜3A,3Bが設けられてい
る。これらの素子間分離縁膜3A,3Bは、例えば、酸
化珪素膜で構成されている。本実施例1では、前記素子
間分離絶縁膜3Aは、拡散層間の分離用である。この素
子間分離絶縁膜3Aの幅は、フォトリソグラフィ技術の
最小加工寸法、例えば、0.1乃至1.0μm程度であ
る。前記素子間分離絶縁膜3Bは、ウェル領域(9,1
0)間の分離用である。この素子間分離絶縁膜3Bの幅
は、2乃至10μm程度である。これらの素子間分離絶
縁膜3A,3Bの膜厚は、拡散層(11,12)間の分
離が行なえる程度であり、例えば、0.1乃至0.3μm
程度である。従って、拡散層(11,12)間のパンチ
スルー、寄生MOSのオン動作に対する特性を向上でき
る。なお、本実施例1では、拡散層(11,12)間の
分離を主体として素子間分離絶縁膜3A,3Bの膜厚は
設定されているので、ウェル領域(9,10)間の分離
は、素子間分離絶縁膜3Bの幅で規定されるウェル領域
(9,10)間の距離を主体に行なわれる。
【0034】前記p-型半導体基板1の活性領域の主面
部及び主面上において、前記素子間分離絶縁膜3Bで周
囲を規定された領域には、n型ウェル領域9及びp型ウ
ェル領域10の夫々が設けられている。これらのn型ウ
ェル領域9及びp型ウェル領域10は、前記p-型半導
体基板1の主面部及び主面上に形成された単結晶珪素層
(4,8)中に、n型及びp型の不純物を夫々拡散させ
ることにより形成されている。同図2では、これらのウ
ェル領域9,10を、斜線を施して示す。
【0035】前記n型ウェル領域9及びp型ウェル領域
10の主面部において、前記素子間分離絶縁膜3A,3
Bで周囲を規定された領域には、pチャネルMISFE
TQp及びnチャネルMISFETQnの夫々が設けら
れている。これらのMISFETQp,Qnは、主に、
ゲート絶縁膜14、ゲート電極15、ソース領域及びド
レイン領域を構成する一対のp+型半導体領域12また
は一対のn+型半導体領域11から構成されている。な
お、同図1では、ゲート電極15を、点線で示す。前記
ゲート絶縁膜14は、前記ウェル領域9,10の主面に
設けられている。前記ゲート電極15は、このゲート絶
縁膜14上に設けられている。前記一対のp+型半導体
領域12及び一対のn+型半導体領域12は、前記ウェ
ル領域9,10の主面部において、前記ゲート電極15
の側部に設けられている。
【0036】次に、前記半導体集積回路装置の製造方法
を、図3乃至図9(前記図1に示す領域を工程毎に示す
要部断面図)を用いて説明する。
【0037】まず、図3に示すように、p-型半導体基
板1の主面部に、チャネルストッパ用のp型不純物2
を、例えばイオン打ち込み法で導入する。このp型不純
物2は、p-型半導体基板1中のp型不純物濃度より高
い不純物濃度で導入される。
【0038】次に、前記p-型半導体基板1の主面部を
熱酸化し、図4に示すように、絶縁膜3を形成する。こ
の絶縁膜3は、例えば、0.1乃至0.3μm程度に膜厚
で形成される。この絶縁膜3の膜厚は、後述する拡散層
(11,12)間のパンチスルー、寄生MOSのオン動
作に対する特性を確保できるように設定される。
【0039】次に、前記絶縁膜3を、フォトリソグラフ
ィ技術及びエッチング技術でパターンニングし、図5に
示すように、p-型半導体基板1の非活性領域の主面上
に、素子間分離絶縁膜3A,3Bの夫々を形成する。こ
の際、拡散層(11,12)間の分離に使用される素子
間分離絶縁膜3Aは、フォトリソグラフィ技術の最小加
工寸法、例えば、0.1乃至1.0μmの幅でパターンニ
ングされる。また、ウェル領域(9,10)間の分離に
使用される素子間分離絶縁膜3Bは、例えば、2乃至1
0μm程度の幅でパターンニングされる。
【0040】次に、図6に示すように、前記p-半導体
基板1の活性領域の主面上に、エピタキシャル成長法
で、p-型単結晶珪素層4を形成する。このp-型単結晶
珪素層4は、前記素子間分離絶縁膜3A,3Bの半分程
度の膜厚に形成される。
【0041】次に、図7に示すように、前記p-型単結
晶珪素層4の主面部に、n型不純物5、p型不純物6の
夫々を、例えばイオン打ち込み法で導入する。
【0042】次に、図8に示すように、前記素子間分離
絶縁膜3A,3Bの表面より高く、単結晶珪素層8をエ
ピタキシャル成長法で形成する。この単結晶珪素層8を
形成する工程で、前記p-型単結晶層4の主面部に導入
されたn型不純物5及びp型不純物6が、前記p-型半
導体基板1の主面部及びp-型単結晶珪素層4,8中に
拡散し、n型ウェル領域9及びp型ウェル領域10の夫
々が形成される。
【0043】次に、前記単結晶珪素層8を、均等にエッ
チング(エッチングバック)し、図9に示すように、前
記素子間分離絶縁膜3A,3Bの表面を露出させる。こ
の単結晶珪素層8をエッチングバックする際には、前記
素子間分離絶縁膜3A,3Bの表面が露出した時点でエ
ッチングを終了すれば良いが、実際には、多少のオーバ
ーエッチングが発生するため、図10(図9の要部を拡
大して示す要部断面図)のBの領域に示すように、単結
晶珪素層8(n型ウェル領域9,p型ウェル領域10)
の表面の方が、素子間分離絶縁膜3A,3Bの表面より
下になる。
【0044】次に、前記n型ウェル領域9及びp型ウェ
ル領域10の主面に、ゲート絶縁膜14を形成する。こ
の後、このゲート絶縁膜14上に、ゲート電極15を形
成する。
【0045】次に、前記n型ウェル領域9及びp型ウェ
ル領域10の主面部において、前記ゲート電極15の側
部に、p+型半導体領域12、n+型半導体領域11の夫
々を形成することにより、前記図1及び図2に示す本施
例1の半導体集積回路装置は完成する。
【0046】以上、説明したように、本実施例1の半導
体集積回路装置の製造方法では、p-型半導体基板1の
非活性領域の主面上に素子間分離絶縁膜3A,3Bを形
成する工程と、前記p-型半導体基板1の活性領域の主
面上に、前記素子間分離絶縁膜3A,3Bの表面より高
く単結晶珪素層8を形成する工程と、この単結晶珪素層
8の表面を前記素子間分離絶縁膜3A,3Bの表面より
低くする工程と、前記単結晶珪素層8(ウェル領域9,
10)の主面部に素子(MISFETQp,Qn)を形
成する工程を備えている。この構成によれば、p-型半
導体基板1の主面上に、熱酸化法で形成した絶縁膜3
を、フォトリソグラフィ技術及びエッチング技術の最小
加工寸法でパターンニングできるので、分離領域の平面
レイアウト面積を縮小し、半導体集積回路装置の集積度
を向上できる。
【0047】また、p-型半導体基板の主面上に熱酸化
法で形成した絶縁膜3を、フォトリソグラフィ技術及び
エッチング技術でパターンニングできるので、分離用の
絶縁膜を形成する工程において、p-型半導体基板1に
結晶欠陥やクラックが発生することを低減できる。これ
により、半導体集積回路装置の歩留りを向上できる。
【0048】また、本実施例1では特に図示していない
が、分離領域の幅を異ならせる必要がある場合(同一半
導体基板に、駆動電圧が異なるMISFETを有する場
合等)には、前記絶縁膜3をパターンニングする工程
で、幅の異なる分離領域を形成できる。これにより、半
導体集積回路装置の製造工程数を低減できる。
【0049】また、素子間分離絶縁膜3A,3Bの表面
よりも単結晶珪素層8(ウェル領域9,10)の表面の
方が低いので、活性領域の単結晶珪素層8(ウェル領域
9,10)上から非活性領域の素子間分離絶縁膜3A,
3B上に延在する配線例えばゲート電極15は、非活性
領域側のウェル領域9,10の端部(前記図10のBで
示す領域)を、上方からのみ覆う。従って、非活性領域
側のウェル領域9,10の端部において、電界集中を緩
和できる。本実施例1では、このウェル領域9,10の
端部がMISFETQp,Qnのチャネル領域の端部を
構成しているが、電界集中が緩和されることにより、チ
ャネル領域での反転を低減し、しきい電圧を安定化でき
る。これにより、MISFETQp,Qnの動作特性を
向上できるので、半導体集積回路装置の製造方法におい
て、素子の動作特性を向上できる。
【0050】なお、図11(実施例1の半導体集積回路
装置の製造方法の変形例を示す要部断面図)に示すよう
に、前記絶縁膜3をパターンニングし、素子間分離絶縁
膜3A,3Bを形成した後、p-型半導体基板1の主面
部にn型不純物5及びp型不純物6の夫々を導入しても
良い。この場合には、単結晶珪素層4の形成工程を省略
して、前記p-型半導体基板1の活性領域の主面上に、
素子間分離絶縁膜3A,3Bの表面より高く単結晶珪素
層8を形成すれば良い。この場合には、エピタキシャル
成長工程を一回にできるので、製造工程数を低減でき
る。
【0051】〔実施例2〕本発明の実施例2の半導体集
積回路装置の製造方法を、図12乃至図14(前記図1
に示す領域を工程の一部で示す要部断面図)を用いて説
明する。
【0052】まず、前記図4に示す工程までを行なう。
【0053】次に、図12に示すように、n型ウェル領
域(9)の形成領域において、絶縁膜3をパターンニン
グし、素子間分離絶縁膜3A,3Bの夫々を形成する。
この際、p型ウェル領域(10)の形成領域の絶縁膜3
は、パターンニングされず、この後のエピタキシャル成
長時のマスクとして機能する。
【0054】次に、前記素子間分離絶縁膜3,3A,3
Bをマスクとして、前記p-型半導体基板1の活性領域
の主面上に、前記素子間分離絶縁膜3,3A,3Bの表
面より高く、エピタキシャル成長法で単結晶珪素層8を
形成する。このエピタキシャル成長時のソースガスに
は、n型不純物のガスを混入する。混入するn型不純物
のガスの流量を調節することにより、n型ウェル9の不
純物濃度を調節できる。この後、この単結晶珪素層8を
均等にエッチングバックし、図13に示すように、素子
間分離絶縁膜3,3A,3Bの表面を露出させる。
【0055】次に、図14に示すように、p型ウェル領
域(10)の形成領域において、前記絶縁膜3をパター
ンニングし、素子間分離絶縁膜3A,3Bの夫々を形成
する。この後、前記素子間分離絶縁膜3A,3Bをマス
クとして、前記p-型半導体基板1の活性領域の主面上
に、前記素子間分離絶縁膜3A,3Bの表面より高く、
エピタキシャル成長法で単結晶珪素層8を形成する。こ
のエピタキシャル成長時のソースガスには、p型不純物
を混入する。混入するp型不純物のガスの流量を調節す
ることにより、p型ウェル領域10の不純物濃度を調節
できる。この後、この単結晶珪素層8を均等にエッチン
グバックし、前記図9に示すように、素子間分離絶縁膜
3A,3Bの表面を露出させる。この後、前記ゲート絶
縁膜14を形成する工程以後の工程を、前記実施例1と
同様に行なうことにより、本実施例2の半導体集積回路
装置は、完成する。
【0056】以上、説明したように、本実施例2の半導
体集積回路装置の製造方法によれば、n型ウェル領域9
及びp型ウェル領域10中の不純物濃度及び不純物分布
を均一にできるので、更に、半導体集積回路装置の素子
の動作特性を向上できる。
【0057】なお、図12に示す工程の後、p-型半導
体基板1の主面部にn型不純物を導入し、この後、不純
物を混入しないエピタキシャル成長法で単結晶珪素層8
を形成しても良い。同様に、図14に示す工程の後、p
-型半導体基板1の主面部にp型不純物を導入し、この
後、p型の単結晶珪素層8を形成しても良い。
【0058】また、以下に述べる製造方法で形成するこ
ともできる。
【0059】まず、前記図12に示す工程の後、n型の
単結晶珪素層8を形成する。この後、p型ウェル領域
(10)の形成領域において、絶縁膜3をパターンニン
グし、素子間分離絶縁膜3A,3Bを形成する。
【0060】次に、p型の単結晶珪素層8を形成する。
この後、このp型の単結晶珪素層8及び前記n型の単結
晶珪素層8の夫々をエッチングバックし、前記図9に示
すうに、素子間分離絶縁膜3A,3Bの表面を露出させ
る。この方法によれば、エッチングバックの回数を一回
に減らすことができる。
【0061】〔実施例3〕本発明の実施例3の半導体集
路装置の構成を図15(図16のC−C線で切った要部
断面図)及び図16(要部平面図)を用いて説明する。
【0062】図15及び図16に示すように、本実施例
3の半導体集積回路装置は、前記実施例1の半導体集積
回路装置において、ウェル領域9,10間の分離のみ
を、前記素子間分離絶縁膜3Bで行ない、拡散層11,
12間の分離は、素子間分離絶縁膜13で行なうもので
ある。この素子間分離絶縁膜13は、LOCOS酸化法
で形成されている。本実施例2では、前記素子間分離絶
縁膜3Bの膜厚は、ウェル領域9,10の深さと同程度
に構成され、例えば、2乃至5μm程度である。
【0063】次に、前記半導体集積回路装置の製造方法
を、図17乃至図21(前記図15に示す領域を工程毎
に示す要部断面図)を用いて説明する。
【0064】まず、前記図4に示す工程までを行なう。
この際、絶縁膜3の膜厚は、ウェル領域(9,10)の
深さと同程度であり、例えば、2乃至5μm程度であ
る。
【0065】次に、前記絶縁膜3をフォトリソグラフィ
技術及びエッチング技術でパターンニングし、図17に
示すように、p-型半導体基板1の非活性領域の主面上
に、素子間分離絶縁膜3Bを形成する。この素子間分離
絶縁膜3Bは、ウェル領域(9,10)間の分離に使用
され、その幅は、フォトリソグラフィ技術の最小加工寸
法、例えば、0.1乃至1.0μm程度である。
【0066】次に、図18に示すように、前記p-半導
体基板1の活性領域の主面上に、エピタキシャル成長法
で、p-型単結晶珪素層4を形成する。このp-型単結晶
珪素層4は、前記素子間分離絶縁膜3Bの半分程度の膜
厚に形成される。
【0067】次に、図19に示すように、前記p-型単
結晶珪素層4の主面部に、n型不純物5、p型不純物6
の夫々を、例えば、イオン打ち込み法で導入する。
【0068】次に、図20に示すように、前記素子間分
離絶縁膜3Bの表面より高く、単結晶珪素層8をエピタ
キシャル成長法で形成する。この単結晶珪素層8を形成
する工程で、前記p-型単結晶層4の主面部に導入され
たn型不純物5及びp型不純物6が、前記p-型単結晶
珪素層4,8中に拡散し、n型ウェル領域9及びp型ウ
ェル領域10の夫々が形成される。
【0069】次に、前記単結晶珪素層8を、均等にエッ
チング(エッチングバック)し、図21に示すように、
前記素子間分離絶縁膜3Bの表面を露出させる。この単
結晶珪素層8をエッチングバックする際には、前記素子
間分離絶縁膜3Bの表面が露出した時点でエッチングを
終了すれば良いが、実際には、多少のオーバーエッチン
グが発生するため、単結晶珪素層8(n型ウェル領域
9,p型ウェル領域10)の表面の方が、素子間分離絶
縁膜3Bの表面より下になる。
【0070】次に、前記n型ウェル領域9及びp型ウェ
ル領域10の非活性領域の主面部に、LOCOS酸化法
で、選択的に素子間分離絶縁膜13を形成する。この素
子間分離絶縁膜13は、拡散層(11,12)間の分離
用として使用される。
【0071】次に、前記n型ウェル領域9及びp型ウェ
ル領域10の活性領域の主面に、ゲート絶縁膜14を形
成する。この後、このゲート絶縁膜14上に、ゲート電
極15を形成する。
【0072】次に、前記n型ウェル領域9及びp型ウェ
ル領域10の主面部において、前記ゲート電極15の側
部に、p+型半導体領域12、n+型半導体領域11の夫
々を形成することにより、前記図15及び図16に示す
本施例3の半導体集積回路装置は完成する。
【0073】以上、説明したように、本実施例3の半導
体集積回路装置の製造方法によれば、前記実施例1より
も、ウェル領域9,10間の分離特性を向上できる。
【0074】なお、図22(実施例3の半導体集積回路
装置の製造方法の変形例を示す要部断面図)に示すよう
に、前記絶縁膜3をパターンニングし、素子間分離絶縁
膜3Bを形成した後、p-型半導体基板1の主面部にn
型不純物5及びp型不純物6の夫々を導入しても良い。
この場合には、単結晶珪素層4の形成工程を省略して、
前記p-型半導体基板1の活性領域の主面上に、素子間
分離絶縁膜3Bの表面より高く単結晶珪素層8を形成す
れば良い。この場合には、エピタキシャル成長工程を一
回にできるので、製造工程数を低減できる。
【0075】〔実施例4〕本発明の実施例4の半導体集
積回路装置の製造方法を、図23乃至図26(工程の一
部を示す要部断面図)を用いて説明する。本実施例4の
半導体集積回路装置の製造方法は、前記実施例3の半導
体集積回路装置の製造方法において、前記p型ウェル領
域10の一方10Bとp-型半導体基板1との間に、n+
型半導体領域17を形成するものである。このn+型半
導体領域17を形成することにより、p型ウェル領域1
0Aと10Bとの間を絶縁できる。
【0076】次に、前記半導体集積回路装置の製造方法
を説明する。
【0077】まず、前記図3に示す工程を行なう。この
後、図23に示すように、p型ウェル領域(10B)の
形成領域において、p-型半導体基板1の主面部に、n
型不純物17を、例えば、イオン打ち込み法で導入す
る。
【0078】次に、図24に示すように、前記p-型半
導体基板1の主面を熱酸化し、絶縁膜3を形成する。こ
の熱酸化工程で、前記導入されたn型不純物が活性化さ
れ、n+型半導体領域17が形成される。
【0079】次に、前記図17乃至図18に示す工程を
行なう。図18に示す工程で、単結晶珪素層4を形成す
る際に、この単結晶珪素層4の下部に、前記n+型半導
体領域17中のn型不純物が拡散し、n+型半導体領域
17が完成する。
【0080】次に、図25に示すように、前記p-型単
結晶珪素層4の主面部に、n型不純物5、p型不純物6
の夫々を、例えば、イオン打ち込み法で導入する。
【0081】次に、前記図20に示すように、単結晶珪
素層8を形成する。この後、単結晶珪素層8を均等にエ
ッチングバックすることにより、図26に示すように、
n型ウェル領域9,p型ウェル領域10A,10Bの夫
々が形成される。この後、前記素子間分離絶縁膜13を
形成する工程以後の工程を、前記実施例3と同様に行な
うことにより、本実施例4の半導体集積回路装置は完成
する。
【0082】以上、説明したように、本実施例4の半導
体集積回路装置の製造方法では、p-型半導体基板1の
主面部にn型不純物17を導入した後、p-型半導体基
板1の非活性領域の主面上に素子間分離絶縁膜3Bを形
成する工程と、前記p-型半導体基板1の活性領域の主
面上に、前記素子間分離絶縁膜3Bの表面より高く単結
晶珪素層8を形成する工程と、この単結晶珪素層8の表
面を、素子間分離絶縁膜3Bの表面より下にする工程
と、この単結晶珪素層8(ウェル領域9,10)の主面
部に素子を形成する工程とを備えている。この構成によ
れば、単結晶珪素層4を形成する工程で、p-型半導体
基板1の主面部、すなわち、p型ウェル領域10Bが形
成される領域の単結晶珪素層4の下部に、n+型半導体
領域17を形成できる。従って、n+型半導体領域17
を単独で形成するのに必要な時間に相当する分、半導体
集積回路装置の製造方法において、工完時間を低減でき
る。
【0083】また、n+型半導体領域17は、実質的
に、p-型半導体基板1の浅い領域に単結晶珪素層4の
形成と同時に形成されるので、このn+型半導体領域1
7を、単独で半導体基板の深い領域に形成する場合より
も、処理温度を低温化できる。これにより、p-型半導
体基板1中に形成される酸素欠陥を低減し、半導体集積
回路装置の製造方法において、歩留りを向上できる。
【0084】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【0085】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0086】半導体集積回路装置の製造方法において、
集積度を向上できる。
【0087】前記半導体集積回路装置の製造方法におい
て、歩留りを向上できる。
【0088】前記半導体集積回路装置の製造方法におい
て、素子の動作特性を向上できる。
【0089】前記半導体集積回路装置の製造方法におい
て、工程数を低減できる。
【0090】前記半導体集積回路装置の製造方法におい
て、工完時間を短縮できる。
【図面の簡単な説明】
【図1】本発明の実施例1の半導体集積回路装置の要部
断面図。
【図2】前記半導体集積回路装置の要部平面図。
【図3】前記図1に示す領域を工程毎に示す要部断面
図。
【図4】前記図1に示す領域を工程毎に示す要部断面
図。
【図5】前記図1に示す領域を工程毎に示す要部断面
図。
【図6】前記図1に示す領域を工程毎に示す要部断面
図。
【図7】前記図1に示す領域を工程毎に示す要部断面
図。
【図8】前記図1に示す領域を工程毎に示す要部断面
図。
【図9】前記図1に示す領域を工程毎に示す要部断面
図。
【図10】前記図9の要部を拡大して示す要部断面図。
【図11】実施例1の半導体集積回路装置の製造方法の
変形例を示し、前記図1に示す領域を工程の一部で示す
要部断面図。
【図12】本発明の実施例2の半導体集積回路装置の製
造方法を示し、前記図1に相当する領域を工程の一部で
示す要部断面図。
【図13】前記図12に示す領域を工程の一部で示す要
部断面図。
【図14】前記図12に示す領域を工程の一部で示す要
部断面図。
【図15】本発明の実施例3の半導体集積回路装置の要
部断面図。
【図16】前記半導体集積回路装置の要部平面図。
【図17】前記図15に示す領域を工程毎に示す要部断
面図。
【図18】前記図15に示す領域を工程毎に示す要部断
面図。
【図19】前記図15に示す領域を工程毎に示す要部断
面図。
【図20】前記図15に示す領域を工程毎に示す要部断
面図。
【図21】前記図15に示す領域を工程毎に示す要部断
面図。
【図22】実施例3の半導体集積回路装置の製造方法の
変形例を示し、前記図15に示す領域を工程の一部で示
す要部断面図。
【図23】本発明の実施例4の半導体集積回路装置を製
造工程の一部で示す要部断面図。
【図24】前記図23に示す領域を工程の一部で示す要
部断面図。
【図25】前記図23に示す領域を工程の一部で示す要
部断面図。
【図26】前記図23に示す領域を工程の一部で示す要
部断面図。
【符号の説明】
1…p-型半導体基板、3A,3B…素子間分離絶縁
膜、9…n型ウェル領域、10…p型ウェル領域、11
…n+型半導体領域、12…p+型半導体領域、14…ゲ
ート絶縁膜、15…ゲート電極。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の非活性領域の主面上に絶縁
    膜を形成する工程と、前記半導体基板の活性領域の主面
    上に単結晶珪素層を形成する工程と、該単結晶珪素層の
    主面部に素子を形成する工程とを備えたことを特徴とす
    る半導体集積回路装置の製造方法。
  2. 【請求項2】 前記単結晶珪素層の表面を、前記絶縁膜
    の表面より高く形成する工程と、前記単結晶珪素層の表
    面を前記絶縁膜の表面より低くする工程を備えたことを
    特徴とする前記請求項1に記載の半導体集積回路装置の
    製造方法。
  3. 【請求項3】 前記半導体基板の主面部に不純物を導入
    または拡散した後、前記絶縁膜を形成することを特徴と
    する前記請求項1又は請求項2に記載の半導体集積回路
    装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7470603B2 (en) 2006-07-12 2008-12-30 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having laser-formed single crystalline active structures
JP2010153846A (ja) * 2008-11-28 2010-07-08 Sumitomo Chemical Co Ltd 半導体基板、電子デバイス、および半導体基板の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7470603B2 (en) 2006-07-12 2008-12-30 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having laser-formed single crystalline active structures
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