JPS61251063A - 相補型絶縁ゲ−ト電界効果トランジスタ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 反直文！ 本発明は半導体集積回路、とくに、相補型絶縁ゲート電
界効果トランジスタ（ＩＧＦＥ’ｒ）集積回路に関する
。

１１盈オ 従来、ブレーナ型ＭＩＳ構造の集積回路では、素子分離
領域に寄生するＭＩＪＦＥτを除いては、ゲート絶縁膜
の厚さがウェーハの場所によって異なるように設定され
ることはなかった。これは、プレーナプロセス本来の特
徴に起因するもので、同一ウニー八面内、または同一チ
ップ内の２次元方向に良好な精度で膜厚に差を設定する
ことは、通常。

困難であることが多いためである。とくに、高温プロセ
スによって高い膜品質のゲート酸化膜を良好な再現性で
形成することが要求される場合には、そのような高精度
の膜厚差は実現困難であった。

そこで従来は、同じウェーハ上に形成される複数ノにｌ
５ＦＥＴについて様々なパラメータの値を設定する場合
、つまり素子によって異なる回路定数を設計する場合、
専ら素子の幾何学的パラメータを制御していた。たとえ
ばＦＥＴの利得係数βは、周知のように、キャリア移動
度ルと、ゲート領域の静電容量Ｃと、ゲート領域の長さ
Ｌに対する幅Ｗの比Ｗ／Ｌとの積に依存する。そこで比
Ｗ／Ｌを制御することで所望の利得βを設計していた。

同じウェーハに形成される様々なＦＥＴには、それぞれ
要求される素子の駆動能力、たとえば立上り時間、立下
り時間、論理閾値電圧などが素子によって異なることが
多い、したがって、それらの異なる要求条件に基づいて
各素子のＷ／Ｌ比を設計する必要があった。これは、と
くに簡略化した設計が要求されるゲートアレイや標準セ
ルなどでは、不都合を生じていた。たとえば、セルの高
さなど、セルサイズを素子に応じて異ならせると、配線
領域を広く必要とすることがあった。

ＦＥＴの素子によって外形寸法を異ならせることは１回
路の高密度集積化を妨げる１つの要因である。とくにＣ
ＭＯ５集積回路では、ｐチャネルトランジスタとｎチャ
ネルトランジスタにおけるキャリア移動度の差を、ゲー
ト領域の長さＬまたは輻Ｗを違えることで吸収していた
。したがって、２つの導電型のトランジスタの間で占有
面積に大きな差が生じ１両導電型のトランジスタを対と
して配設する場合、とくにその集積度向上の妨げとなっ
ていた。

ところで絶縁ゲート電界効果（ＭＯＳ）　　）ランシス
タでは、周知のようにドレーン電流はチャネル長に対す
るチャネル幅の比に依存している。そこでｎ型チャネル
ＭＯ９比率型インバータ集積回路では、所望のドレーン
電流を維持しながら、すなわちこれらのチャネル寸法を
変えることなく電流能力、すなわち消費電力の小さいト
ランジスタを形成するために、能動素子として機能する
ＭＯＳ　）ランシスタの負荷抵抗として機能するＭＯ３
素子のゲート絶縁膜の厚さを、能動素子として機能する
にＯ８のそれより薄く形成することが特開昭８Ｏ−１０
８ＥｔＯに開示されている。

しかしｎ型チャネルＭＯＳ比率型インバータの場合は次
のような問題がある。まず、ＮＭＯＳは、その製造プロ
セスが単純であることが最大の利点であるが、この利点
を相殺してしまう可能性がある。

一般に、増幅率βは通常４〜８程度の値に設計される。

そこでこれをゲート酸化膜の厚さの差で実現しようとす
ると、４〜８の膜厚の比を必要とし、これは素子の製造
プロセス上の困゛難を伴う。

たとえば、エツチングの終了点の検出精度が現実的でな
いほど高いものが要求される。また、ゲートの閾値電圧
は膜厚の関数であるので、膜厚の製造上のばらつきは閾
値電圧のばらつきとなる。したがって、閾値制御用に注
入するイオンのドーズ量を変えないかぎり、精度のよい
閾値制御は行なえない、そこで通常の状態では、論理閾
値電圧がばらつき、素子の歩留りを低下させる。

とくに薄い方のゲート酸化膜をエツチングで形成する場
合は、その終点検出が困難であり、しかも、同一半導体
ウェーハから切り出されるチップ相互間におけるそのば
らつきを少なくすることは困難である。とくに、プラズ
マエツチング、リアクティブイオン・エツチングを採用
した場合は、上述の困難の他に、ゲート酸化膜にプラズ
マ・ダメージを与える危険性が高く、シかもプロセス中
で重金属汚染、あるいは反応ガスのポリマリゼーション
による炭素化合物の表面付着などの困難が生じやすく、
そのための洗浄工程が必要となる場合が多い、最悪の場
合は、ゲート酸化膜の劣化が回復しなＣ）こともある。

几−道 本発明はこのような従来技術の欠点を解消し、集積度の
高い絶縁ゲート電界効果トランジスタ集積回路を提供す
ることを目的とする。

発明の開示 本発明によれば、半導体基板と、半導体基板の一方の主
表面に形成された絶縁材料層と、絶縁材料層の上に形成
された電極材料層とを含み、これによって複数の互いに
相補型の絶縁ゲート電界効果トランジスタが形成された
相補型絶縁ゲート電界効果トランジスタ集積回路におい
て、絶縁材料層は、材料の誘電率および厚さのうちの少
なくとも一方が、形成される絶縁ゲート電界効果トラン
ジスタの特性に応じて設定されているものである。

衷１」１１叉里 本発明では、ＦＥＴの利得係数βの設定を、素子の幾何
学的定数の制御によるのではなく、製造工程におけるプ
ロセスパラメータの制御によって行なう、各素子を通じ
て幾何学的形状は原則として均一とし、ゲート領域の容
量Ｃを所望の値に設計することで利得βを制御する。

周知のようにゲート領域の静電容量Ｃは、ゲート絶縁膜
の誘電率εに比例し、膜厚ｄに反比例する。そこで基本
的には、誘電率εまたは（および）膜厚ｄを素子ごとに
制御することによって容量Ｃを制御し、利得係数βを所
望の値に設定する。

誘電率εの制御は、ウェーハに形成するＦＥＴに応じて
誘電率（の異なる誘電体材料をゲート絶縁膜として選択
的に使用する。−例をあげると、Ｓ　ｉＯ２ではεが３
．９．またＳｉ３Ｎ４では７．５であり、これらを選択
的にゲート絶縁膜材料として使用できる。たとえば、利
得の高いトランジスタを形成する部分の絶縁層には、利
得の低いものよりも誘電率の高い絶縁材料を配設する。

ゲート絶縁膜の厚さｄは、ゲート絶縁膜を成長させる段
階、またはリングラフィを行なう段階で選択的に制御し
、所望の利得を有するＭＩＳＦＥＴ素子を形成する。た
とえば、利得の低いトランジスタを形成する部分の絶縁
層は、利得の高いものよりも厚く形成する。

その具体的方法として、たとえば２種類のＩＧＦＥＴを
形成する場合、ＬＯＧＯ３のために形成された１つの窒
化膜を一方のマスクとしてゲート酸化膜を成長させ、こ
の窒化膜をエツチングで除去したのち、別なゲート酸化
膜を成長させることによって、厚さの異なる２種類の酸
化膜を形成することができる。

他の方法では、多結晶シリコン層をマスクしてゲート酸
化膜を成長させ、これは多結晶酸化膜層の成長と併用し
、その後、別のゲート酸化膜を成長させてから他の多結
晶シリコン層を成長させる。

なおＣＭＯ９の場合は、ｐチャネルのウェル（井戸）、
ｎチャネルのウェル、ゲート酸化膜、多結晶シリコンな
どの形成ステップを分離したり、ｎチャネルトランジス
タ領域とｐチャネルトランジスタ領域にそれぞれ別々に
イオン注入したりすることがあり、既存のマスクパター
ンを有効に活用でき、上記のいずれの方法も有利に適用
される。

次に添付図面を参照して本発明による絶縁ゲート電界効
果トランジスタ集積回路の実施例を詳細に説明する。

第１図に示す実施例は、第２図に等価回路を示す相補型
絶縁ゲート電界効果トランジスタ（ＩＧＦＥ丁）集積回
路のインバータに本発明を適用したものである。このイ
ンバータｌＯは、入力端子（ＩＮ）　１２にそれぞれゲ
ート電極２２および１４が接続されたｐチャネルＩＧＦ
ＥＴ　ＱｌとｎチャネルＩＧＦＥＴ　Ｑ２とを有し１両
トランジスタのソース・ドレーン路が直列に接続されて
いる。ｐチャネルトランジスタロ１のソース１８は電源
÷ＶＤＤが供給される端子１８に接続され、ｎチャネル
トランジスタＱ２のソース２０は、基準電位ｖＳＳに接
続される。インバータ出力（ＯＵＴ）　２Ｂは、両トラ
ンジスタＱｌと９２のドレーン２４と３８の共通接続点
から取り出される。

このような相補型の１対のトランジスタＱｌおよびＱ２
は、第１図に示すような配置にて形成される。なおこれ
らの図において、同一の構成要素は同じ参照符号で示す
、トランジスタＱ１は、たとえばｎ型シリコンの基板３
０の一方の主表面に形成された２つの拡散領域ＩＢおよ
び２４と、それらの間の領域に主表面の上に形成された
たとえば多結晶シリコン層からなるゲート電極２２とを
含む。

拡散領域１８は、ｐチャネルトランジスタロ１のソース
を構成し、基板３０の主表面に被着された。

たとえばアルミニウムなどの金属からなる電極層１８に
コンタクトホール３２で接続されている。ゲート電極層
２２の下の領域はチャネル形成領域であり、拡散層は形
成されていない、拡散領域２４は。

トランジスタＱ１のドレーンを構成し、たとえばアルミ
ニウムなどの金属からなる電極層２Ｂにコンタクトホー
ル３４で接続されている。

同様にトランジスタＱ２は、基板３０の一方の主表面に
形成されたｐ型ウェル３Ｂに形成された２つの拡散領域
２０および３８とを含み、それらの間の領域の主表面の
上には多結晶シリコン層からなるゲート電極１４が形成
されている。

拡散領域２０は、ｎチャネルトランジスタＱ２のソ・−
スを構成し、基板３０の主表面に被着された。

たとえばアルミニウムなどの金属からなる電極層２８に
コンタクトホール４０で接続されている。ゲート電極層
１４の下の領域はチャネル形成領域であり、拡散層は形
成されていない、拡散領域３８は、トランジスタＱ２の
ドレーンを構成し、電極層２６にコンタクトホール４２
で接続されている。

この実施例では、トランジスタＱｌとＱ２のゲート長は
ともにＬで実質的に等しく、トランジスタＱｌのゲート
幅Ｗｐと同Ｑ２のそれｌｌｎは実質的に等しく設定され
ている。たとえばトランジスタＱ１のゲート絶縁膜の厚
さａｌｔ−１，２００オングストローム、同Ｑ２のそれ
ｄ２を３００オングストロームとすると、トランジスタ
Ｑ２の利得係数β２に対する同Ｑ１のそれβｌの比βＲ
は４に設定される。

この例かられかるように、ゲート絶縁膜の厚さを素子に
よって変えることにより所望のβＲを得ることができ、
したがってゲート電極の幅や長さの選択に自由度が増す
、なおこの実施例はｐ型シリコン基板３０にｎ型ウェル
３６が形成された相補型ＩＧＦ、Ｅ丁の例であったが、
本発明は、これを逆の導電型、すなわちｎ型シリコン基
板にｐ型ウェルが形成された相補型ＩＣＦＥＴにも同様
に効果的に適用されることは、言うまでもない。

本発明の理解のために、第２図のインバータｌＯを従来
の素子で実現した例を第３図に示す、同図では、第１図
に示す要素に対応する要素を１０位と単位の数字が同じ
１００番台の参照番号にて示す。

これかられかるように、トランジスタＱｌのゲート電極
１２２は、同Ｑ２のそれ１１４と比較して幅−ｐ、　Ｗ
ｎが大きく異なり、これらの値を適切に設定することに
よって、たとえばβＲが４程度になるように設計される
。これかられかるように、トランジスタＱ１はゲート１
２２の輻ｗｐが長さＬに比較してかなり大きい、これは
１両トランシスタＱ１とＱ２の絶縁膜の厚さは均一とし
、設計上の利得の差を主としてゲート電極の幾何学的形
状によう童規定しているためである。このように、素子
によってゲート電極の幾何学的形状に大きな差があるこ
とは、集積回路全体としての集積度が低下する一因とな
っていた。

第４Ａ図ないし第４Ｆ図を参照して１本発明により絶縁
膜の厚さが素子によって異なる相補型ＩＧＦＥＴ（ＣＭ
Ｏ９）の無比率型インバータ集積回路の製造工程の例を
説明する。この例では、２種類の厚さのゲート酸化膜が
形成される。この例では、ｐチャネルトランジスタＱ１
とｎチャネルトランジスタＱ２のゲート酸化膜の厚さが
正孔と電子の移動度の比に対応して設定される。つまり
、ゲート酸化膜の厚さの比はおおよそ、正孔に対する電
子の移動度の比１．５〜３．５．好ましくは２〜３程度
に設定される。この製造工程では、２つのマスキング工
程において、ｐ型中エル形成用のマスクパターンと。

その反転パターンのマスクを用いることができる。

まず、第４Ａ図に示すようにシリコン基板２５０を用意
し、その一方の主表面からｐ型ウェル２５２を形成する
。この主表面にパッド酸化膜２５４．およびその上に窒
化膜２５Ｂを被着させる。酸化＠　２５４の厚さは、た
とえば３００〜１，０００オングストローム、窒化膜２
５Ｂは、たとえば１．０００〜２，０００オングストロ
一ム程度でよい。

次に、それらの上をフォトレジストで被覆し、これを現
像してトランジスタを形成する領域を残して窒化膜２５
４をプラズマエツチングする。残留した部分が第４Ｂ図
に示す窒化膜２５Ｂ−１，２５８−２、およびフォトレ
ジスト２５８−１．２５８−２である。、そこで、ｎチ
ャネルトランジスタ領域にはＢ＋イオンを、またｐチャ
ネルトランジスタ領域にはＰ（リン）イオンをそれぞれ
注入して素子分離領域のフィールド酸化膜２８０を形成
する（第４Ｃ図）。

そこで、ｐチャネルトランジスタ、すなわち薄いゲート
酸化膜を形成する領域をフォトレジスト２８２で被覆し
、プラズマエツチングにより露出部分の窒化膜２５１３
−２を除去する。このフォトレジスト２８２の形成には
、ｐ型ウェル２５２の形成に使用したマスクを利用する
ことができる。この後、ウェットエツチングにより露出
部のパッド酸化膜２５４を取り除く（第４Ｄ図）。

次ニ、フォトレジスト２８２を除去してゲート酸化膜２
６４を成長させる（第４Ｅ図）。

次に、前と同様にして、ｎチャネルトランジスタ、すな
わち厚いゲート酸化膜を形成する領域をフォトレジスト
で被覆し、プラズマエツチングにより露出部分の窒化膜
２５Ｅｌ−１を除去する。このフォトレジストの形成に
は、ｐ型ウェル２５２の形成に使用したマスクパターン
を反転したマスクを使用する。この後、ウェットエツチ
ングにより露出部のパッド酸化膜２５４を取り除く。

そこで、このフォトレジストを除去してゲート酸化膜２
Ｂ４および２Ｈを成長させ、Ｂ＋イオンを注入してｐチ
ャネルＦＥＴおよびｎチャネルＦＥＴの閾値電圧を同時
に制御する。なお、ｎチャネルＦＥＴとｐチャネルＦＥ
Ｔの閾値レベルの形成を別々に制御したい場合には、イ
オン注入プロセスを両トランジスタ領域についで別々に
行なってもよい。

この例では、絶縁膜２８４は同２８Ｂより厚く形成され
、これは、２回の酸化工程を経ることにより制御される
。酸化に要する時間については、ｐチャネルＦＥＴのゲ
ート絶縁膜の厚さｄ２に対するｎチャネルＦＥＴのそれ
ｄｌの比の値が実質的に２．５程度になるように、２回
のゲート酸化膜形成の酸化時間を求める。

この後は１通常のＮＯＳ集積回路製造工程が有利に適用
され、　ＭＩＳＦＥＴ集積回路が完成する。

このような製造プロセスによる無比率型インバータの２
つのトランジスタ領域のゲート酸化膜の厚さの比は、２
つのトランジスタのゲート電極の長さおよび幅がそれぞ
れ同じとすると、前述の′　利得係数の比βＲに対応し
て実質的に約２．５に等しくなるように設定される。し
たがって前述の例では、酸化膜２Ｂ４の厚さｄｌをｔ　
、ｏｏｏオングストローム、酸化膜２Ｈの厚さｄ２を４
００オングストロームとすれば、酸化に要する時間ｔは
、第６図に示す両対数の直線３００から求められる。し
たがって、第１回のゲート酸化膜形成（第４Ｅ図）の酸
化時間は、このグラフからｔｌ−ｔ２として求められる
。

第５Ａ図〜第５１図に示す実施例は、前述の実施例の製
造方法に多結晶シリコン酸化プロセスを併用するもので
ある。第５Ａ図〜第５Ｃ図までのプロセスは第４Ａ図〜
第４Ｃ図までのプロセスと実質的に同じでよく、説明の
冗長を避ける。

そこで、フィールド酸化＠２８０の形成された構体にプ
ラズマエツチングおよびウェットエツチングを施し、窒
化膜２５Ｂ−１および２５８−２．ならびにパッド酸化
膜２５４を完全に除去し、ｐ型ウェル領域２５２および
基板２５０の表面を露出させる（第５Ｄ図）。

次に、その上にｐチャネルトランジスタ用として薄いゲ
ート酸化＄３５０を形成後、その閾値レベルを制御する
ための、たとえばＢ÷イオンを注入する（第５Ｅ図）、
この例では、加速電圧約２０〜５０ＫｅＶ、ドーズ量（
密度）　　１〜１０ｘｌＯ”ｃｍ−２である。

次に、全面に多結晶シリコンをドープした後、多結晶シ
リコン層の抵抗を下げるため、あるいはその酸化速度を
速めるためのプラズマエツチング前にＡｓ、　Ｐ、　Ｂ
などの不純物を導入しておく、この後、ｐチャネルトラ
ンジスタ形成のためのゲート電極領域を残して他の部分
をプラズマエツチングにて除去する。これによって、多
結晶シリコンゲート電極層３５２が形成された（第５Ｆ
図）。

次に、多結晶シリコンゲート電極３５２の酸化とｎチャ
ネルトランジスタ領域のゲート酸化膜３５０の膜厚増加
のために、熱酸化を行なう（第５Ｇ図）、多結晶酸化膜
３５４の厚さは、前述の不純物による増速酸化のため、
１．０００〜４，０００オングストロ一ム程度となる。

酸化＠３５０の他の部分の膜厚は高々１，０００オング
ストロ一ム程度である。

そこで、ｎチャネルトランジスタの閾値電圧レベルを制
御するために、たとえばＢ◆イオンの注入を行なう、こ
の例では、加速電圧約３Ｏ−９０ＫｅＶ。

Ｆ　−ス量（密ｊｉ）　１〜１０！１Ｇ”Ｃ１１−２テ
ア６゜次に、多結晶シリコンを本構体の全面に被着させ
、ｎチャネルトランジスタのゲート電極となる部分をフ
ォトレジスト３Ｂ２でパターニングする。

これに、プラズマエツチングを行なってゲート電極層３
５Ｂを形成する。そこで、ｎチャネルトランジスタ領域
にＰまたはＡｓをイオン注入し、多結晶シリコン層３５
Ｂの抵抗を下げる。このとき、セルフアライメントとし
て周知のように、ｎチャネル側のソース／ドレーン領域
３５８が同時に形成される（第５Ｈ図）、この例では、
加速電圧約５０〜２００ＫｅＶ、　Ｆ　−スｌｋ　（４
５度）　１〜２０ｘ１０１５ａｍ−”１１’する。

同様に、ｐチャネルトランジスタのソース／ドレーン領
域を形成するために、ｎチャネルトランジスタ領域をフ
ォトレジスト３６４でマスクして、たとえばＢ◆イオン
を注入する。多結晶シリコン層３５２、および多結晶酸
化膜３５４が厚いので、この場合もセルフアライメント
によってソース／ドレーン領域３８０が形成される（第
５Ｉ図）、この例では、加速電圧約５０〜 ２０ＯＫｅＶ　、ドーズ量（ｃ！Ｅ度）　　１〜２０ｘ
ｌＱ１５ｃｍ’ｃある。

この後は、通常のＣＭＯ５集積回路製造工程が有利に適
用され、多結晶シリコン層の酸化、居間絶縁膜（ＰＬＴ
Ｏ）の被着、コンタクトホールの開孔、アルミニウム電
極層の被着、同パターニング、保護膜の形成などの各工
程を実施し、Ｎｌ５ＦＥＴ集積回路が完成する。

本実施例によれば、様々な特徴がある。たとえば、ｃａ
Ｏｓは通常、ｐチャネルトランジスタ用とｎチャネルト
ランジスタ用のマスクを別々に使用しているので、これ
を用いて両チャネル型トランジスタ領域に別々のデバイ
ス構造を設定することができる。また、Ｓ厚の制御には
、プラズマエツチングやウェットエツチングなどのエツ
チング工程を経ず、熱酸化工程を工夫することで容易に
実現される。したがって、酸化時間により高い膜厚制御
性が実現される。

ＣＭＯＳは元来、ｍ比率型構造であるので、β比の設定
は、動作速度を最適化する目的で、両チャネル型トラン
ジスタのβを決める電荷のキャリア移動度の比に実質的
に等しくすれば十分である。したがって約１．５〜３．
５．好ましくは２〜３程度に設定される。たとえば、前
述の従来技術による１ＭＯ３では、β比を４〜６程度に
設定しなければならない、これに比較して本実施例では
、その約半分程度でよく、製造工程上、容易に実現可能
である。

次に１本実施例のＣＭＯ５Ｉの場合、ｐチャネルトラン
ジスタ領域のゲート酸化膜はｎチャネルトランジスタ領
域のそれより薄く設定される０通常、ｐチャネルトラン
ジスタ領域のゲート閾値電圧のゲート酸化膜厚依存性が
低いので、膜厚が若干程度ばらついても、閾値レベルが
大きく変動することはなく、既存の熱酸化工程で薄い膜
厚を実現できる。

同じ理由から、ｐチャネルトランジスタ領域のゲート酸
化膜厚を薄くした場合、ゲート閾値電圧の絶対値は小さ
くなる傾向にあるため、ゲート閾値電圧制御用ホウ素イ
オン注入のドーズ量を増加させる必要はない、したがっ
て、トランジスタの遮断状態で基板に漏れるリーク電流
が増加する恐れがない。

ｎチャネルトランジスタ領域のゲート酸化膜はｐチャネ
ルトランジスタ領域のそれより厚く設定されるが、その
差は高々３．５倍程度である。したがって、ゲート閾値
の制御は困難ではないばかりでなく、より少ないエンハ
ンスメントイオン注入量で済む特徴がある。

最後に、ＣＭＯＳ集積回路は一般に、ｐチャネルトラン
ジスタとｎチャネルトランジスタを対で用いることが多
く、従来は、そのラッチアップ対策のため１両チャネル
型のトランジスタ領域の間にガートバンド構造をとり、
そのために単位セル当りの素子占有面積が増大していた
。したがって。

本実施例による占有面積の減少が素子の高密度集積化に
寄与する程度は大きい。

ここでは、ｎ型基板にｐ型ウェルが形成されたＣＭＯ９
構造の実施例について説明したが、ｐ型基板にｎ型ウェ
ルを形成した構造のもの、その他エピタキシャル成長に
よる構造のものなど、他の構造のＣＭＯ５構体にも、本
発明は有利に適用されることわ言うまでもない。

勿−一釆 このように本発明によれば、ゲート絶縁膜の材料ないし
は膜厚を選択することによってゲート部分の静電容量を
素子に応じて設定し、所望の特性のＭＩＳＦＥＴを実現
している。したがって、ゲート電極層の幾何学的条件の
自由度がこれによって制約を受けることがなく、したが
って素子の集積度が高い相補型絶縁ゲート電界効果トラ
ンジスタ集積回路が実現される。

【図面の簡単な説明】

第１図は、本発明による相補型絶縁ゲート電界効果トラ
ンジスタ集積回路をイ′ンバータに適用した実施例にお
ける１つの構成単位を示す平面図、 第２図は、第１図に示す実施例の等価回路を示す回路図
。 第３図は、従来技術によるインバータ集積回路の構成例
を示す第１図と同様の図、 第４Ａ図ないし第４Ｆ図、および第５Ａ図ないし第５！
図は１本発明の実施例による集積回路の製造工程の主要
ステップを段階的に示す工程説明断面図。 第６図は、第４Ａ図〜第５Ｉ図の製造工程において回路
の特性パラメータの決定に使用するグラフである。 部ｌの符　の説明 １４，２２．、　、ゲート電極層 １Ｂ、２０゜８．ソース領域 １８．２８．２８　、金属電極層 ２４、、、、拡散領域 ３０ｏ、。８基　板 ２８４．２８８．　、ゲート酸化膜 特許出願人　富士写真フィルム株式会社秦ｌ凹 幕２凹 ａ ＃６　図 （＃化司１間ン 奉ＡＡ凹 本ＡＣ［１ 秦４Ｄ凹 阜４！Ｅ１２Ｊ 拳４Ｆ１ 幕５Ａ　ｆ３ ＃５８閏 秦５０面 纂５Ｄ（２７ 秦５Ｅ凹 秦５Ｆ凹 尊、５４回 本５Ｈ凹 第６１凹 手続補正書 昭和８０年６月１４日

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、 該半導体基板の一方の主表面に形成された絶縁材料層と
   、 該絶縁材料層の上に形成された電極材料層とを含み、こ
   れによって複数の互いに相補型の絶縁ゲート電界効果ト
   ランジスタが形成された相補型絶縁ゲート電界効果トラ
   ンジスタ集積回路において、 前記絶縁材料層は、該材料の誘電率および厚さのうちの
   少なくとも一方が、形成される絶縁ゲート電界効果トラ
   ンジスタの特性に応じて設定されていることを特徴とす
   る相補型絶縁ゲート電界効果トランジスタ集積回路。 ２、特許請求の範囲第１項記載の集積回路において、 前記絶縁ゲート電界効果トランジスタは、ｐチャネル導
   電型の第１のトランジスタと、これに接続されたｎチャ
   ネル導電型の第２のトランジスタを含み、 前記絶縁材料層の第１のトランジスタに関連する部分は
   、第２のトランジスタに関連する部分より厚さが厚いこ
   とを特徴とする集積回路。 ３、特許請求の範囲第２項記載の集積回路において、 前記絶縁材料層の第１のトランジスタに関連する部分の
   厚さに対する第２のトランジスタに関連する部分の厚さ
   の比は、対応するトランジスタのチャネル導電型を規定
   する電荷の移動度の比に実質的に対応していることを特
   徴とする集積回路。 ４、特許請求の範囲第２項に記載の集積回路において、 前記絶縁材料層の第１のトランジスタに関連する部分の
   厚さは、第２のトランジスタに関連する部分の約１．５
   〜３．５倍であることを特徴とする集積回路。 ５、特許請求の範囲第１項記載の集積回路において、 前記絶縁ゲート電界効果トランジスタは、ｐチャネル導
   電型の第１のトランジスタと、これに接続されたｎチャ
   ネル導電型の第２のトランジスタを含み、 前記絶縁材料層の第１のトランジスタに関連する部分は
   、第２のトランジスタに関連する部分より誘電率が低い
   絶縁材料を含むことを特徴とする集積回路。