JPH0669086B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0669086B2 JPH0669086B2 JP58054602A JP5460283A JPH0669086B2 JP H0669086 B2 JPH0669086 B2 JP H0669086B2 JP 58054602 A JP58054602 A JP 58054602A JP 5460283 A JP5460283 A JP 5460283A JP H0669086 B2 JPH0669086 B2 JP H0669086B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に高速、高精度LSI（Lar
ge Scale Integration）に好適なSOI（Silicon on Insu
lator）型半導体装置に関する。
ge Scale Integration）に好適なSOI（Silicon on Insu
lator）型半導体装置に関する。
SOI型半導体装置の内、シリコン単結晶基板上に絶縁膜
を設け、該絶縁膜上に多結晶シリコンを附した後、該多
結晶シリコンを溶融、単結晶化し、かかる単結晶層上に
従来と同様の方法で能動あるいは受動素子を形成する方
法は、従来の製造プロセスと同一プロセスを使用できる
ことから将来性が期待されている。上記単結晶層の結晶
方位を一定にするために、上記絶縁膜を島状に形成し、
基板単結晶表面を露出させ、ここから基板と同方位に単
結晶化する方法がとられる。この際、絶縁膜端部で再結
晶層にストレスが生じるため、必ずしも均質な単結晶層
が得られず、結晶欠陥、内部ストレスによる移動度の不
均一性等により、該結晶層中に形成した素子特性が損な
われ、速度，精度，歩留り等で十分な特性を得ることが
困難であつた。
を設け、該絶縁膜上に多結晶シリコンを附した後、該多
結晶シリコンを溶融、単結晶化し、かかる単結晶層上に
従来と同様の方法で能動あるいは受動素子を形成する方
法は、従来の製造プロセスと同一プロセスを使用できる
ことから将来性が期待されている。上記単結晶層の結晶
方位を一定にするために、上記絶縁膜を島状に形成し、
基板単結晶表面を露出させ、ここから基板と同方位に単
結晶化する方法がとられる。この際、絶縁膜端部で再結
晶層にストレスが生じるため、必ずしも均質な単結晶層
が得られず、結晶欠陥、内部ストレスによる移動度の不
均一性等により、該結晶層中に形成した素子特性が損な
われ、速度，精度，歩留り等で十分な特性を得ることが
困難であつた。
本発明は上記欠点を除去し、絶縁膜上に再結晶化された
単結晶層に形成された素子においても、素子領域内にお
いて改善された結晶欠陥密度、あるいは結晶の均一性を
有する半導体装置を提供することである。
単結晶層に形成された素子においても、素子領域内にお
いて改善された結晶欠陥密度、あるいは結晶の均一性を
有する半導体装置を提供することである。
本発明の第２の目的は、より高速動作を可能ならしめる
半導体装置を提供することである。
半導体装置を提供することである。
本発明の特徴は、半導体基板上に形成された絶縁層と、
該絶縁層上に形成された単結晶半導体層とを有し、該単
結晶層に素子を形成したSOI（Silicon On Insulator）
型半導体装置において、前記単結晶半導体層は、底面を
前記絶縁層で且つ側面を絶縁物の側壁で囲われた第１の
単結晶半導体領域と、底面を前記絶縁層で且つ側面を絶
縁物の側壁で囲われた第２の単結晶半導体領域とを有
し、前記第１の単結晶半導体領域にはNPN型バイポーラ
トランジスタが形成され、前記第２の単結晶半導体領域
にはＰ型MOSトランジスタ及びＮ型MOSトランジスタから
なるCMOSトランジスタが形成され、前記Ｐ型MOSトラン
ジスタのソースは、前記Ｎ型MOSトランジスタのソース
よりも高電位側に接続され、前記第１の単結晶半導体領
域には、前記NPN型バイポーラトランジスタのベース領
域との境界部コレクタ領域よりも不純物濃度の高いコレ
クタ領域として用いられる埋込層が、前記絶縁層に接す
るように形成されていることである。
該絶縁層上に形成された単結晶半導体層とを有し、該単
結晶層に素子を形成したSOI（Silicon On Insulator）
型半導体装置において、前記単結晶半導体層は、底面を
前記絶縁層で且つ側面を絶縁物の側壁で囲われた第１の
単結晶半導体領域と、底面を前記絶縁層で且つ側面を絶
縁物の側壁で囲われた第２の単結晶半導体領域とを有
し、前記第１の単結晶半導体領域にはNPN型バイポーラ
トランジスタが形成され、前記第２の単結晶半導体領域
にはＰ型MOSトランジスタ及びＮ型MOSトランジスタから
なるCMOSトランジスタが形成され、前記Ｐ型MOSトラン
ジスタのソースは、前記Ｎ型MOSトランジスタのソース
よりも高電位側に接続され、前記第１の単結晶半導体領
域には、前記NPN型バイポーラトランジスタのベース領
域との境界部コレクタ領域よりも不純物濃度の高いコレ
クタ領域として用いられる埋込層が、前記絶縁層に接す
るように形成されていることである。
以下、本発明の一実施例を示す第１図により説明する。
第１図は本発明による半導体装置の製造工程を断面図に
て示したものである。
第１図は本発明による半導体装置の製造工程を断面図に
て示したものである。
第７図は第１の実施例を示す第１図の平面図を示したも
のである。第７図において第１図と同一符号を附したも
のは同一構成要素を示す。また、同図（イ）〜（ニ）に
対応している。但し同図（ニ）は素子構成，絶縁構造等
を分り易くするため、表面絶縁層を取除いた状態で示
す。順次図に従い説明する。
のである。第７図において第１図と同一符号を附したも
のは同一構成要素を示す。また、同図（イ）〜（ニ）に
対応している。但し同図（ニ）は素子構成，絶縁構造等
を分り易くするため、表面絶縁層を取除いた状態で示
す。順次図に従い説明する。
（イ） １は半導体基板となるシリコン単結晶ウエハ
（以下ウエハと称す）、２は酸化膜で、ウエハ１の全面
を一様に酸化した後、エツチングにより酸化膜の一部を
除去しウエハ１の表面露出部３を設ける。この結果酸化
膜２が周辺をウエハ露出部３で囲まれた島状になるよう
にする。逆に、選択酸化により島状酸化膜２を形成する
こともできる。
（以下ウエハと称す）、２は酸化膜で、ウエハ１の全面
を一様に酸化した後、エツチングにより酸化膜の一部を
除去しウエハ１の表面露出部３を設ける。この結果酸化
膜２が周辺をウエハ露出部３で囲まれた島状になるよう
にする。逆に、選択酸化により島状酸化膜２を形成する
こともできる。
（ロ） CVD法等により低濃度ポリシリコン層４を設
け、必要に応じて再び表面を一様に酸化膜で覆つた後レ
ーザビームあるいは帯状溶融法（ゾーンメルテイング
法）等によりポリシリコン層４を溶融・固化する。この
時ウエハ露出部３が種になり、ポリシリコン層４はウエ
ハ１と同方位の単結晶層になる。表面に酸化膜を附した
場合はこれを除去し次に必要に応じてホトレジストの使
用により選択的にＰイオン等を打込み、高不純物濃度層
５を設ける。
け、必要に応じて再び表面を一様に酸化膜で覆つた後レ
ーザビームあるいは帯状溶融法（ゾーンメルテイング
法）等によりポリシリコン層４を溶融・固化する。この
時ウエハ露出部３が種になり、ポリシリコン層４はウエ
ハ１と同方位の単結晶層になる。表面に酸化膜を附した
場合はこれを除去し次に必要に応じてホトレジストの使
用により選択的にＰイオン等を打込み、高不純物濃度層
５を設ける。
（ハ） 単結晶層４の上に一様にエピタキシヤル層８を
設ける。次にRIE（反応性イオンエツチング）等により
素子分離領域９を形成する。その後熱酸化等により単結
晶層表面を酸化する。この時イオン注入した高不純物濃
度層５は熱拡散されいわゆる埋込層６を形成する。７は
低濃度で残つたエピタキシヤル層である。ここで残つた
エピタキヤル領域は、主として素子領域を形成する。
設ける。次にRIE（反応性イオンエツチング）等により
素子分離領域９を形成する。その後熱酸化等により単結
晶層表面を酸化する。この時イオン注入した高不純物濃
度層５は熱拡散されいわゆる埋込層６を形成する。７は
低濃度で残つたエピタキシヤル層である。ここで残つた
エピタキヤル領域は、主として素子領域を形成する。
（ニ） 必要に応じて素子分離領域９の底部に形成され
た酸化膜をRIE等により取除きウエハ面12を露出させ以
後、素子分離領域内をCVD等によりポリシリコン11,13で
埋め、平面を平らにする。その後必要に応じて基板表面
酸化膜を取除いた領域13のポリシリコンに不純物を拡散
して低抵抗にし、基板１と図示しない表面導体との接続
に用いる。当然、低抵抗領域13は直接素子領域と隣接し
ない方が素子に対する寄生容量等の影響を軽減できるた
め、素子領域との間に分離領域11を設けた方が良いこと
がある。この後、素子領域となる30〜33の領域表面の酸
化膜を一様にあるいは選択的に除き通常の素子形成工程
と同様に能動あるいは受動素子が形成される。例えば７
はコレクタ、14はベース、16はエミツタ、15はコレクタ
電極接続用の高不純物領域、17はコレクタ、18はベー
ス、19はエミツタの各電極である。このようにしてバイ
ポーラ素子30,31が形成される。また20はゲート酸化
膜、21はソース、22はドレイン領域、23はゲート、24は
ソース電極、25はドレイン、26はゲートの各電極であ
る。このようにしてMOSトランスジタ32,33が形成され
る。MOSトランスジタ32,33は、熱酸化膜10の表面部分が
取除かれた状態で選択的に不純物拡散あるいはイオン打
込み等により導電形を反転（Ｎ形からＰ形あるいはＰ形
からＮ形）させ、それに対応してソース21、ドレイン22
の不純物形を逆導電形の材料を用いることにより、NMOS
及びPMOSトランジスタを同時に混在させ、いわゆるCMOS
構成にすることができる。同様にバイポーラ素子30,31
も、イオン注入領域５の不純物を選択的に逆導電形イオ
ン用い、MOS形成時と同様、表面熱酸化膜10を除去して
エピタキシヤル層７の導電形を逆にすべく逆導電形不純
物の注入または拡散を行い、コレクタの導電形を逆に
し、これに対応してエミッタ層14、ベース層16及びコレ
クタ電極層15の不純物導電形を前記と逆の材料の使用に
より、NPN及びPNP縦形トランジスタ同時に混在させるこ
とができる。
た酸化膜をRIE等により取除きウエハ面12を露出させ以
後、素子分離領域内をCVD等によりポリシリコン11,13で
埋め、平面を平らにする。その後必要に応じて基板表面
酸化膜を取除いた領域13のポリシリコンに不純物を拡散
して低抵抗にし、基板１と図示しない表面導体との接続
に用いる。当然、低抵抗領域13は直接素子領域と隣接し
ない方が素子に対する寄生容量等の影響を軽減できるた
め、素子領域との間に分離領域11を設けた方が良いこと
がある。この後、素子領域となる30〜33の領域表面の酸
化膜を一様にあるいは選択的に除き通常の素子形成工程
と同様に能動あるいは受動素子が形成される。例えば７
はコレクタ、14はベース、16はエミツタ、15はコレクタ
電極接続用の高不純物領域、17はコレクタ、18はベー
ス、19はエミツタの各電極である。このようにしてバイ
ポーラ素子30,31が形成される。また20はゲート酸化
膜、21はソース、22はドレイン領域、23はゲート、24は
ソース電極、25はドレイン、26はゲートの各電極であ
る。このようにしてMOSトランスジタ32,33が形成され
る。MOSトランスジタ32,33は、熱酸化膜10の表面部分が
取除かれた状態で選択的に不純物拡散あるいはイオン打
込み等により導電形を反転（Ｎ形からＰ形あるいはＰ形
からＮ形）させ、それに対応してソース21、ドレイン22
の不純物形を逆導電形の材料を用いることにより、NMOS
及びPMOSトランジスタを同時に混在させ、いわゆるCMOS
構成にすることができる。同様にバイポーラ素子30,31
も、イオン注入領域５の不純物を選択的に逆導電形イオ
ン用い、MOS形成時と同様、表面熱酸化膜10を除去して
エピタキシヤル層７の導電形を逆にすべく逆導電形不純
物の注入または拡散を行い、コレクタの導電形を逆に
し、これに対応してエミッタ層14、ベース層16及びコレ
クタ電極層15の不純物導電形を前記と逆の材料の使用に
より、NPN及びPNP縦形トランジスタ同時に混在させるこ
とができる。
以上の構造において島状酸化膜２と素子領域30〜33の関
係は特に重要である。島状酸化膜２の上部に附されたポ
リシリコン層４が溶融・固化する際、基板１の露出部に
現われた基板単結晶を種に単結晶に成長する。従つてこ
の時の溶融処理条件により上記単結晶の質が影響を受
け、結晶欠陥の有無、内部応力の大きさ等が左右され
る。
係は特に重要である。島状酸化膜２の上部に附されたポ
リシリコン層４が溶融・固化する際、基板１の露出部に
現われた基板単結晶を種に単結晶に成長する。従つてこ
の時の溶融処理条件により上記単結晶の質が影響を受
け、結晶欠陥の有無、内部応力の大きさ等が左右され
る。
第２図はポリシリコン層４を単結晶化させるためのゾー
ンメルテイング法の１例を示す図である。同図は誘導加
熱炉の中にあるウエハ40とカーボンヒータ41の関係を示
したもので、炉本体、ウエハのサセプタ等は図示しな
い。（イ）はウエハ40に対しカーボンヒータ41の突起部
42によりウエハ上のポリシリコン層４を帯状に溶融させ
る。ウエハ40とカーボンヒータ41の相対位置は矢印の方
向に移動する。溶融条件は移動速度、溶融突起部42の温
度，幅（ウエハ移動方向に対して），ウエハとの距離，
サセプタの温度等により決まる。この場合１個の溶融突
起部42によりポリシリコンを単結晶化する。同図（ロ）
はカーボンヒータ41に２個の溶融突起部42,43を設けた
ものでゾーンメルテイングを一定時間間隔で２度続けて
行う。これにより、より良い単結晶性が得られる。
（ハ）は更に別の方法を示したもので、カーボンヒータ
の溶融突起部42の前に予熱突起部44、また後に余熱突起
部45を設けたもので、予・余熱突起部44,45は溶融突起
部42に対し、幅を狭くしてある。同図（ニ）は更に別の
方法を示したもので、カーボンヒータ41の予熱部46、余
熱部47をウエハ40との間隔により制御せんとするもので
ある。
ンメルテイング法の１例を示す図である。同図は誘導加
熱炉の中にあるウエハ40とカーボンヒータ41の関係を示
したもので、炉本体、ウエハのサセプタ等は図示しな
い。（イ）はウエハ40に対しカーボンヒータ41の突起部
42によりウエハ上のポリシリコン層４を帯状に溶融させ
る。ウエハ40とカーボンヒータ41の相対位置は矢印の方
向に移動する。溶融条件は移動速度、溶融突起部42の温
度，幅（ウエハ移動方向に対して），ウエハとの距離，
サセプタの温度等により決まる。この場合１個の溶融突
起部42によりポリシリコンを単結晶化する。同図（ロ）
はカーボンヒータ41に２個の溶融突起部42,43を設けた
ものでゾーンメルテイングを一定時間間隔で２度続けて
行う。これにより、より良い単結晶性が得られる。
（ハ）は更に別の方法を示したもので、カーボンヒータ
の溶融突起部42の前に予熱突起部44、また後に余熱突起
部45を設けたもので、予・余熱突起部44,45は溶融突起
部42に対し、幅を狭くしてある。同図（ニ）は更に別の
方法を示したもので、カーボンヒータ41の予熱部46、余
熱部47をウエハ40との間隔により制御せんとするもので
ある。
単結晶化は島状酸化膜２の周辺に露出したウエハ表面露
出部３から成長するため、島状酸化膜２の大きさと単結
晶の質とは密接な関係があり、島状酸化膜２の周辺部ほ
ど結晶性がよく欠陥密度は小さいが、酸化膜２による段
差のため内部応力が残る場合が多い。第２図（ニ）に示
した能動素子32 33は島状酸化膜２の上に１個の能動素
子を設けたもので島状酸化膜２は能動素子の外形に対応
した形状を持つ。この場合は能動素子内に存在する結晶
欠陥密度を小さくすることができ歩留りを向上させ得
る。能動素子30,31は１島状酸化膜上に２個の能動素子
を配したもので、集積度向上に効果がある。また能動素
子30は島状酸化膜２の外縁部にコレクタ電極部を設け、
エミツタ16直下の能動領域を内縁部に配置したことによ
り、前記島状酸化膜２の段差による応力の素子特性に及
ぼす影響を小さくすることができる。また能動素子31
は、島状酸化膜の外縁部付近を避けて配置しており、同
様の効果が得られる。また能動素子32と33の如く隣接島
状酸化膜上に、更に能動素子30,31の如く同一島状酸化
膜上に配置することにより素子特性の整合性を向上させ
ることができる。なおこの際、前述したような素子特性
に重要な影響を及ぼす能動領域を島状酸化膜と同一相対
関係位置に配置することがよりよい整合性を得る上で重
要である。
出部３から成長するため、島状酸化膜２の大きさと単結
晶の質とは密接な関係があり、島状酸化膜２の周辺部ほ
ど結晶性がよく欠陥密度は小さいが、酸化膜２による段
差のため内部応力が残る場合が多い。第２図（ニ）に示
した能動素子32 33は島状酸化膜２の上に１個の能動素
子を設けたもので島状酸化膜２は能動素子の外形に対応
した形状を持つ。この場合は能動素子内に存在する結晶
欠陥密度を小さくすることができ歩留りを向上させ得
る。能動素子30,31は１島状酸化膜上に２個の能動素子
を配したもので、集積度向上に効果がある。また能動素
子30は島状酸化膜２の外縁部にコレクタ電極部を設け、
エミツタ16直下の能動領域を内縁部に配置したことによ
り、前記島状酸化膜２の段差による応力の素子特性に及
ぼす影響を小さくすることができる。また能動素子31
は、島状酸化膜の外縁部付近を避けて配置しており、同
様の効果が得られる。また能動素子32と33の如く隣接島
状酸化膜上に、更に能動素子30,31の如く同一島状酸化
膜上に配置することにより素子特性の整合性を向上させ
ることができる。なおこの際、前述したような素子特性
に重要な影響を及ぼす能動領域を島状酸化膜と同一相対
関係位置に配置することがよりよい整合性を得る上で重
要である。
第３図は本発明の他の実施例を示す図で、同図（イ）は
差動増幅回路を示し、トランジスタQ1,Q2を同一島状領
域50の上に配置し、また抵抗R1,R2も上記同様一島状酸
化膜領域51上に配置されている。これによりトランジス
タQ1,Q2及び抵抗R1,R2のより良い整合性が得られ、オフ
セツト電圧等を小さくすることができる。同図（ロ）は
CMOS論理回路例を示したものでPMOS M1〜M3を同一島状
酸化膜52上に、またNMOS M4〜P6を同一島状酸化膜53上
に配置したもので、この結果、PMOS M1〜M3間及びNMOS
M4〜M6間の素子特性の良い整合性が得られ、結果として
PMOSとNMOSの対で構成される論理ゲート間の良い整合性
が得られる。同図（ハ）はIIL論理ゲートの１例を示す
もので、インジエクタQ1と出力トランジスタQ2を同一島
状酸化膜54の上に配置したものである。また同図（ニ）
はTTL論理ゲートの１例を示す図で、入力用トランジス
タQ1と出力用トランジスタQ2を同一島状酸化膜55の上に
配置したものである。このように論理ゲートを同一島状
酸化膜上に配置することで、論理ゲート間の遅延時間，
寄生容量，消費電力等の良い整合性が得られると共に、
集積度の点においても良い結果が得られる。また島状酸
化膜の形状をより大きい領域を対象に考えればよく、設
計能率が改善される。
差動増幅回路を示し、トランジスタQ1,Q2を同一島状領
域50の上に配置し、また抵抗R1,R2も上記同様一島状酸
化膜領域51上に配置されている。これによりトランジス
タQ1,Q2及び抵抗R1,R2のより良い整合性が得られ、オフ
セツト電圧等を小さくすることができる。同図（ロ）は
CMOS論理回路例を示したものでPMOS M1〜M3を同一島状
酸化膜52上に、またNMOS M4〜P6を同一島状酸化膜53上
に配置したもので、この結果、PMOS M1〜M3間及びNMOS
M4〜M6間の素子特性の良い整合性が得られ、結果として
PMOSとNMOSの対で構成される論理ゲート間の良い整合性
が得られる。同図（ハ）はIIL論理ゲートの１例を示す
もので、インジエクタQ1と出力トランジスタQ2を同一島
状酸化膜54の上に配置したものである。また同図（ニ）
はTTL論理ゲートの１例を示す図で、入力用トランジス
タQ1と出力用トランジスタQ2を同一島状酸化膜55の上に
配置したものである。このように論理ゲートを同一島状
酸化膜上に配置することで、論理ゲート間の遅延時間，
寄生容量，消費電力等の良い整合性が得られると共に、
集積度の点においても良い結果が得られる。また島状酸
化膜の形状をより大きい領域を対象に考えればよく、設
計能率が改善される。
第４図は本発明の第３の実施例を示す図で、60はLSIチ
ツプ、61〜65は該チツプ60上に構成され機能ブロツクを
示し、例えばマイクロコンピュータの演算部，レジスタ
群，メモリ部等の機能ブロツクである。66は島状酸化膜
の境界を示す線、67はボンデイングパツドである。この
ように機能ブロツク61〜65と島状酸化膜の外形を対応さ
せることにより、歩留りを低下させることなくより高い
集積度が得られる。また機能ブロツク単位に島状酸化膜
の外形を設計すればよく、より一層設計能率の改善が図
れる。
ツプ、61〜65は該チツプ60上に構成され機能ブロツクを
示し、例えばマイクロコンピュータの演算部，レジスタ
群，メモリ部等の機能ブロツクである。66は島状酸化膜
の境界を示す線、67はボンデイングパツドである。この
ように機能ブロツク61〜65と島状酸化膜の外形を対応さ
せることにより、歩留りを低下させることなくより高い
集積度が得られる。また機能ブロツク単位に島状酸化膜
の外形を設計すればよく、より一層設計能率の改善が図
れる。
第５図は本発明の第４の実施例を示す図で、70はLSIチ
ツプ、71は島状酸化膜の境界、72はポンデイングパツド
を示す。このように同一チツプ上の全ての素子を同一島
状酸化膜の上に配置することにより、最も良い集積度と
設計能率が得られる。なお基板１の電位あるいは島状酸
化膜２の下に設けられた配線との接続等のために島状酸
化膜２に孔をあけ、素子表面と電気的に導電部分を設け
ることは、本発明の障害にはならない。
ツプ、71は島状酸化膜の境界、72はポンデイングパツド
を示す。このように同一チツプ上の全ての素子を同一島
状酸化膜の上に配置することにより、最も良い集積度と
設計能率が得られる。なお基板１の電位あるいは島状酸
化膜２の下に設けられた配線との接続等のために島状酸
化膜２に孔をあけ、素子表面と電気的に導電部分を設け
ることは、本発明の障害にはならない。
第６図は本発明の第５の実施例を示す図で、第１図と同
一符号は同一構成要素を示す。第５図において34,35は
素子領域、10′はフイールド酸化膜、81〜89はアルミ等
の配線である。同図では第１層目の配線のみを示し、絶
縁材をはさんで設けられる第２あるいは第３層配線は省
略する。
一符号は同一構成要素を示す。第５図において34,35は
素子領域、10′はフイールド酸化膜、81〜89はアルミ等
の配線である。同図では第１層目の配線のみを示し、絶
縁材をはさんで設けられる第２あるいは第３層配線は省
略する。
第６図の構造においてエピタキシヤル層８′及びポリシ
リコン層11′は周囲を酸化膜で囲まれており絶縁されて
いる。従つて配線81〜85は導電部分、例えば基板１、あ
るいは素子領域34に対して、極めて厚い誘電体であるフ
イールド酸化膜10′、ポリシリコン11′、酸化膜10を介
して接することになり、この間の寄生容量は極めて小さ
い。配線86〜89についてもほぼ同様のことが言えるが、
エピタキシヤル層８′が導電性を有し、前者よりやや寄
生容量は大きくなる。
リコン層11′は周囲を酸化膜で囲まれており絶縁されて
いる。従つて配線81〜85は導電部分、例えば基板１、あ
るいは素子領域34に対して、極めて厚い誘電体であるフ
イールド酸化膜10′、ポリシリコン11′、酸化膜10を介
して接することになり、この間の寄生容量は極めて小さ
い。配線86〜89についてもほぼ同様のことが言えるが、
エピタキシヤル層８′が導電性を有し、前者よりやや寄
生容量は大きくなる。
このように厚い誘電体領域を設け、その上面を配線領域
として比較的長い配線を通すための領域として使用する
ことにより、配線に寄生する容量を大幅に低減すること
が出来、論理ゲート間あるいはアナログ回路間の遅延時
間を短縮させることができる。特に駆動能力が低いMOS
あるいはCMOS構造においては、その効果は顕著である。
として比較的長い配線を通すための領域として使用する
ことにより、配線に寄生する容量を大幅に低減すること
が出来、論理ゲート間あるいはアナログ回路間の遅延時
間を短縮させることができる。特に駆動能力が低いMOS
あるいはCMOS構造においては、その効果は顕著である。
以上第１〜第５の実施例において、絶縁膜の部分は酸化
膜として説明したが、これは他の材料例えばナイトライ
ド膜あるいは、異なる材料による２層以上の複合膜であ
つてもよい。
膜として説明したが、これは他の材料例えばナイトライ
ド膜あるいは、異なる材料による２層以上の複合膜であ
つてもよい。
またシリコン単結晶中に酸素イオンを打込むことにより
島状酸化膜を構成するイオン注入法による製法において
も、酸化膜層の体積膨張から本発明以前において有する
同様の問題が有り、該製法によるSOI構造の半導体装置
に対しても本発明は適用できる。
島状酸化膜を構成するイオン注入法による製法において
も、酸化膜層の体積膨張から本発明以前において有する
同様の問題が有り、該製法によるSOI構造の半導体装置
に対しても本発明は適用できる。
本実施例によれば、SOI構造のLSIにおいて島状酸化膜の
外縁部を能動あるいは受動素子の外側に、単結晶化の大
きさと質に応じて該素子との外形形状の相対関係を保ち
つつ適度の大きさに配置することにより、前記能動ある
いは受動素子内の結晶の均一性，結晶欠陥密度の減少を
図ることができるので、単体素子特性の改善、素子間、
論理ゲート間等の特性の整合性の改善、集積度の向上等
を図れる効果がある。
外縁部を能動あるいは受動素子の外側に、単結晶化の大
きさと質に応じて該素子との外形形状の相対関係を保ち
つつ適度の大きさに配置することにより、前記能動ある
いは受動素子内の結晶の均一性，結晶欠陥密度の減少を
図ることができるので、単体素子特性の改善、素子間、
論理ゲート間等の特性の整合性の改善、集積度の向上等
を図れる効果がある。
また導電部分と厚い誘電体で隔離された配線領域を設け
たため、破線の寄生容量を軽減することが可能であり、
特にマイクロコンピユータ，メモリ、あるいはゲートマ
レーの如く長い配線が存在するLSIにおいては効果が大
で、高速動作を可能ならしめる。
たため、破線の寄生容量を軽減することが可能であり、
特にマイクロコンピユータ，メモリ、あるいはゲートマ
レーの如く長い配線が存在するLSIにおいては効果が大
で、高速動作を可能ならしめる。
以上述べたように、本発明によれば、CMOSトランジスタ
とバイポーラトランジスタとが分離されるので、バイポ
ーラトランジスタからのキャリア注入による基板領域の
電位の変動が防止され、基板領域の電位の変動に伴うラ
ッチアップによるCMOSトランジスタの誤動作を防ぐこと
ができ、高速で、かつ、高信頼性のバイポーラトランジ
スタとCMOSトランジスタとが混在するSOI型半導体装置
を得ることができる。
とバイポーラトランジスタとが分離されるので、バイポ
ーラトランジスタからのキャリア注入による基板領域の
電位の変動が防止され、基板領域の電位の変動に伴うラ
ッチアップによるCMOSトランジスタの誤動作を防ぐこと
ができ、高速で、かつ、高信頼性のバイポーラトランジ
スタとCMOSトランジスタとが混在するSOI型半導体装置
を得ることができる。
第１図は本発明の１実施例を示す断面図、第２図は本発
明適用装置の製法の１例を示す図、第３図，第４図，第
５図，第６図は本発明の他の実施例を示す図、第７図は
第１図の断面図に対応する平面図である。 １……半導体基板、２……島状絶縁膜、7,8……エピタ
キシヤル層。
明適用装置の製法の１例を示す図、第３図，第４図，第
５図，第６図は本発明の他の実施例を示す図、第７図は
第１図の断面図に対応する平面図である。 １……半導体基板、２……島状絶縁膜、7,8……エピタ
キシヤル層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 27/08 ３３１ Ｅ 9170−4Ｍ (72)発明者 増田 郁朗 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 岩村 将弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭56−155547（ＪＰ，Ａ) 特開 昭56−73697（ＪＰ，Ａ) 特開 昭54−148388（ＪＰ，Ａ) 特開 昭57−198650（ＪＰ，Ａ) 特開 昭57−75453（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に形成された絶縁層と、上記
絶縁層上に形成された単結晶半導体層とを有し、上記単
結晶層に素子を形成したSOI（Silicon On Insulator）
型半導体装置の製造方法において、 上記半導体基板上に絶縁層を生成する工程と、 上記絶縁層の上にMOSトランジスタ素子を形成するため
に単結晶層を生成する工程と、 上記絶縁層の上にバイポーラトランジスタ素子を形成す
るためにイオン打ち込みによって高不純物濃度層を生成
する工程と、 上記単結晶層の上にエピタキシャル層を生成する工程
と、 上記MOSトランジスタ素子間、バイポーラトランジスタ
素子間またはMOSトランジスタ素子とバイポーラトラン
ジスタ素子間を分離する素子分離領域をエッチングによ
り形成する工程と、 上記高不純物濃度層の表面と上記単結晶層の表面とを酸
化する工程と、 上記素子分離領域内に物質を充填する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054602A JPH0669086B2 (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054602A JPH0669086B2 (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211853A Division JPH0817204B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178767A JPS59178767A (ja) | 1984-10-11 |
| JPH0669086B2 true JPH0669086B2 (ja) | 1994-08-31 |
Family
ID=12975276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054602A Expired - Lifetime JPH0669086B2 (ja) | 1983-03-29 | 1983-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669086B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179522A (ja) * | 1984-10-12 | 1986-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61114514A (ja) * | 1984-11-08 | 1986-06-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2715665B2 (ja) * | 1989-12-20 | 1998-02-18 | 日本電気株式会社 | 半導体装置 |
| DE19545554A1 (de) * | 1995-12-06 | 1997-06-12 | Siemens Ag | CMOS-Anordnung |
| JP5069851B2 (ja) * | 2005-09-26 | 2012-11-07 | 株式会社日立製作所 | 半導体装置 |
| JP4793078B2 (ja) * | 2006-04-25 | 2011-10-12 | 株式会社デンソー | 半導体装置 |
-
1983
- 1983-03-29 JP JP58054602A patent/JPH0669086B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59178767A (ja) | 1984-10-11 |
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