DE19545554A1 - CMOS-Anordnung - Google Patents

CMOS-Anordnung

Info

Publication number
DE19545554A1
DE19545554A1 DE19545554A DE19545554A DE19545554A1 DE 19545554 A1 DE19545554 A1 DE 19545554A1 DE 19545554 A DE19545554 A DE 19545554A DE 19545554 A DE19545554 A DE 19545554A DE 19545554 A1 DE19545554 A1 DE 19545554A1
Authority
DE
Germany
Prior art keywords
area
substrate
nmos
cmos
substrate contacts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19545554A
Other languages
English (en)
Inventor
Holger Sedlak
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19545554A priority Critical patent/DE19545554A1/de
Priority to CNB961997869A priority patent/CN1230903C/zh
Priority to PCT/DE1996/002189 priority patent/WO1997021240A2/de
Priority to RU98112593/28A priority patent/RU2170475C2/ru
Priority to JP52084597A priority patent/JP3357069B2/ja
Priority to US09/091,152 priority patent/US6160295A/en
Priority to EP96945730A priority patent/EP0865669A2/de
Priority to KR10-1998-0704162A priority patent/KR100415129B1/ko
Priority to UA98062924A priority patent/UA56148C2/uk
Priority to IN2071CA1996 priority patent/IN190506B/en
Publication of DE19545554A1 publication Critical patent/DE19545554A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung betrifft eine CMOS-Anordnung gemäß dem Oberbegriff des Patentanspruchs 1, d. h. eine CMOS-Anord­ nung, welche mindestens einen NMOS-Bereich und mindestens ei­ nen PMOS-Bereich aufweist, und welche an ihrer Oberfläche mit Substratkontakten versehen ist, über welche jeweilige Substratabschnitte der CMOS-Anordnung mit vorbestimmten Spannungswerten beaufschlagbar sind.
Derartige CMOS-Anordnungen sind seit langem bekannt und wer­ den in großem Umfang verwendet. Eine praktische Ausführungs­ form einer derartigen Anordnung ist in Fig. 2 gezeigt.
Die Fig. 2 ist eine schematische Querschnittsansicht einer herkömmlichen CMOS-Anordnung.
Die gezeigte CMOS-Anordnung weist ein p⁻-Substrat 1 auf, in dem ein NMOS-Bereich 2 und ein PMOS-Bereich 3 ausgebildet sind.
Im NMOS-Bereich 2 ist ein NMOS-Transistor 21 ausgebildet, dessen Sourceabschnitt 22 und dessen Drainabschnitt 23 als innerhalb des p⁻-Substrates 1 vorgesehene n⁺-Bereiche ausge­ bildet sind.
Zur Realisierung des PMOS-Bereiches 3 ist innerhalb des p⁻-Substrats 1 ein wannenartig eingebettetes n⁻-Substrat 30 vor­ gesehen. In diesem PMOS-Bereich 3 ist ein PMOS-Transistor 31 ausgebildet, dessen Sourceabschnitt 32 und dessen Drainab­ schnitt 33 als innerhalb des n⁻-Substrates 30 vorgesehene p⁺-Bereiche ausgebildet sind.
Die Gateabschnitte sowie die Wirkungsweise und die Funktion der jeweiligen Transistoren sind für die nachfolgenden Aus­ führungen nicht von Interesse; sie sind daher weder in der Fig. 2 veranschaulicht noch werden sie in der Beschreibung näher erläutert.
Ausgangspunkt für die weiteren Betrachtungen ist vielmehr die pnpn-Zonenfolge in der in der Fig. 2 gezeigten CMOS-Anord­ nung, die durch die Aufeinanderfolge von (1) Source- bzw. Drainabschnitt 32 bzw. 33 des PMOS-Transistors 31, (2) n⁻-Substrat 30 des PMOS-Transistors 31, (3) p⁻-Substrat 1 der CMOS-Anordnung bzw. des NMOS-Transistors 21 und (4) Source- bzw. Drainabschnitt 22 bzw. 23 des NMOS-Transistors 21 gebil­ det wird.
Die genannte pnpn-Zonenfolge ist die Zonenfolge eines Thyri­ stors.
Solange der pn-Übergang zwischen Zone (2) und Zone (3), d. h. der Übergang zwischen dem n⁻-Substrat 30 des PMOS-Transistors 31 und dem p⁻-Substrat 1 der CMOS-Anordnung bzw. dem NMOS-Transistor 21 sperrend ist, ist auch der Thyristor gesperrt, und dessen Vorhandensein wirkt sich auf die Funktion der je­ weiligen Transistoren nicht aus.
Wird dieser Übergang allerdings (infolge von in den jeweili­ gen Substraten unerwünscht umherwandernden Ladungsträgern) leitend, so sind die Zonen (1) und (4), d. h. der Source- bzw. Drainabschnitt 32 bzw. 33 des PMOS-Transistors 31 und der Source- bzw. Drainabschnitt 22 bzw. 23 des NMOS-Transistors 21 elektrisch miteinander verbunden, was zu einer Fehlfunk­ tion oder sogar zu einer Zerstörung der jeweiligen Transisto­ ren führt.
Um derartige unerwünschte Thyristoreffekte in CMOS-Anordnun­ gen zu vermeiden, d. h. um die sogenannte latch-up-Festigkeit zu erhöhen, wird die Oberfläche der CMOS-Anordnung mit Substratkontakten versehen.
Diese Substratkontakte sind im NMOS-Bereich 2 als mit Masse verbundene p⁺-Abschnitte 24, und im PMOS-Bereich 3 als mit einer positiven Spannung verbundene n⁺-Abschnitte 34 reali­ siert. Auf diese Weise wird ein freies Umherwandern von den in Rede stehenden pn-Übergang leitend machenden Ladungsträ­ gern in den jeweiligen Substraten verhindert, so daß ein un­ beabsichtigtes Zünden des Thyristors ausgeschlossen ist.
Um diesen Effekt zuverlässig zu gewährleisten, müssen jedoch bestimmte Maximalabstände zwischen benachbarten Substratkon­ takten und zwischen den Substratkontakten und den Source- und Drainabschnitten der jeweiligen Transistoren eingehalten wer­ den. Ein typischer Maximalwert für den Abstand zwischen be­ nachbarten Substratkontakten beträgt ca. 50 µm, und ein typi­ scher Maximalwert für den Abstand zwischen den Substratkon­ takten und den Source- und Drainabschnitten der jeweiligen Transistoren beträgt ca. 25 µm.
Um diese Bedingungen zuverlässig einzuhalten, sind die be­ kannten CMOS-Anordnungen in der Regel von einem gleichmäßigen Raster von Substratkontakten überzogen. Ein derartiger Aufbau ist in Fig. 3 veranschaulicht.
Die Fig. 3 veranschaulicht die Anordnung der Substratkon­ takte auf der Oberfläche einer herkömmlichen CMOS-Anordnung.
Die jeweils durch einen • gekennzeichneten Substratkontakte sind dabei über die gesamte CMOS-Anordnung gleichmäßig ver­ teilt, wobei der Abstand zwischen benachbarten Substratkon­ takten im wesentlichen konstant ca. 50 µm beträgt.
Es liegt auf der Hand, daß das Vorsehen derartiger Substrat­ kontakte zu einer nicht unerheblichen Vergrößerung der CMOS-Anordnung führt bzw. einer weiteren Miniaturisierung dersel­ ben Grenzen setzt.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, die CMOS-Anordnung gemäß dem Oberbegriff des Patentanspruchs 1 derart weiterzubilden, daß diese unter Beibehaltung ihrer latch-up-Festigkeit weiter miniaturisierbar ist.
Diese Aufgabe wird erfindungsgemäß durch das im kennzeichnen­ den Teil des Patentanspruchs 1 beanspruchte Merkmal gelöst.
Demnach ist vorgesehen, daß die durchschnittliche Anzahl der Substratkontakte pro Flächeneinheit und/oder die durch­ schnittliche Substratkontaktfläche pro Flächeneinheit inner­ halb des mindestens einen NMOS-Bereiches wesentlich geringer ist als innerhalb des mindestens einen PMOS-Bereiches.
Das Vorsehen dieses Merkmals bewirkt
  • (1) daß sich die Gesamtanzahl der auf einer CMOS-Anord­ nung vorzusehenden Substratkontakte und/oder die von diesen benötigte Substratkontaktfläche verringern kann, und
  • (2) daß die innerhalb der CMOS-Anordnung ausgebildeten elektronischen Bauelemente an den Stellen, an denen eine ge­ ringe Anzahl von Substratkontakten pro Flächeneinheit und/oder eine geringe Substratkontaktfläche pro Flächenein­ heit vorgesehen ist, dichter gepackt werden können.
Dies erlaubt es, eine gegebene, in CMOS-Technik aufzubauende Schaltung auf einer kleineren Fläche zu realisieren als dies bisher der Fall war.
Untersuchungen haben ergeben, daß sich die latch-up-Festig­ keit durch das Vorsehen der erfindungsgemäßen Maßnahme nicht verschlechtert. Es wurde mithin eine CMOS-Anordnung geschaf­ fen, die unter Beibehaltung ihrer latch-up-Festigkeit weiter miniaturisierbar ist.
Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Die Erfindung wird nachfolgend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine schematische Darstellung einer Draufsicht auf eine erfindungsgemäß ausgebildete CMOS-Anordnung zur Veran­ schaulichung der Anordnung von Substratkontakten auf der Oberfläche derselben,
Fig. 2 eine schematische Querschnittsansicht einer herkömm­ lichen CMOS-Anordnung, und
Fig. 3 eine schematische Darstellung einer Draufsicht auf eine herkömmliche CMOS-Anordnung zur Veranschaulichung der Anordnung der Substratkontakte auf der Oberfläche derselben.
Die in der Fig. 1 gezeigte CMOS-Anordnung weist abgesehen von den Substratkontakten den selben grundsätzlichen Aufbau wie die in der Fig. 2 veranschaulichte herkömmliche CMOS-Anordnung auf. D.h., sie umfaßt mindestens einen NMOS-Bereich 2 und mindestens einen PMOS-Bereich 3, die im wesentlichen wie in der Fig. 2 gezeigt aufgebaut sein können und die wie in der Fig. 1 gezeigt aneinandergrenzen können.
Zur Erhöhung der latch-up-Festigkeit sind auf der (in der Fig. 1 in der Draufsicht gezeigten Anschlußseite der CMOS-An­ ordnung wiederum Substratkontakte vorgesehen. Die Anzahl und Anordnung der Substratkontakte ist jedoch erfindungsgemäß derart modifiziert, daß die durchschnittliche Anzahl der Substratkontakte pro Flächeneinheit und/oder die durch­ schnittliche Substratkontaktfläche pro Flächeneinheit inner­ halb des mindestens einen NMOS-Bereiches wesentlich geringer ist als innerhalb des mindestens einen PMOS-Bereiches.
Eine mögliche Ausführungsform der erfindungsgemäßen Maßnahme besteht darin, daß, wie in der Fig. 1 gezeigt ist, der min­ destens eine PMOS-Bereich 3 in bekannter Art und Weise wie eingangs beschrieben mit Substratkontakten versehen ist, wäh­ rend der NMOS-Bereich 2 nur am Rand mit Substratkontakten versehen ist.
Es hat sich herausgestellt, daß entgegen der bisherigen Auf­ fassung der Fachwelt bei Vorsehen ausreichend vieler und/oder großer Substratkontakte im PMOS-Bereich auf die Substratkon­ takte innerhalb des NMOS-Bereiches ganz oder wenigstens wei­ testgehend verzichtet werden kann, ohne nennenswerte Einbußen bei der latch-up-Festigkeit in Kaufnehmen zu müssen.
Gemäß der Fig. 1 sind in dem dort gezeigten NMOS-Bereich 2 nur wenige Substratkontakte vorgesehen, wohingegen der PMOS-Bereich 3 Substratkontakte 34 in der bekannten Dichte und Größe, d. h. mit einem gegenseitigen Abstand von bei­ spielsweise ca. 50 µm aufweist; die Verringerung der bisher üblicherweise vorgesehenen Substratkontaktanzahl und/oder Substratkontaktfläche (Summe der Flächen der einzelnen Substratkontakte) im NMOS-Bereich macht es nicht erforder­ lich, gleichzeitig die Substratkontaktanzahl und/oder die Substratkontaktfläche innerhalb des PMOS-Bereiches zu erhö­ hen.
Das Vorsehen von Substratkontakten an der Bereichsgrenze führt weitgehend unabhängig von der vorgesehenen Anzahl und/oder der belegten Fläche allenfalls zu einer geringfügig verringerten Verkleinerbarkeit der CMOS-Anordnung, weil die in dem in Rede stehenden NMOS-Bereich realisierten elektroni­ schen Bauelemente aus Gründen der Sicherheit und Zuverlässig­ keit ohnehin nicht beliebig nahe an die Bereichsgrenze ge­ setzt werden können.
Unabhängig von der gewählten Realisierungsform der erfin­ dungsgemäßen Maßnahme kann infolge der absoluten Einsparbar­ keit von Substratkontakten bzw. der belegten Substratkontakt­ fläche eine höhere Packungsdichte der elektrischen Bauele­ mente innerhalb des NMOS-Bereiches vorgesehen werden, was zu einer erheblichen Flächenreduzierung der Anordnung führt. Bei Versuchsanordnungen mit ausgewählten reinen NMOS-Gebieten, z. B. ROMs betrug die Flächenreduzierung mehrere zehn Prozent.
Abgesehen davon ermöglicht das Vorsehen der erfindungsgemäßen Maßnahme auch eine einfachere und billigere Herstellung von CMOS-Anordnungen (weniger Einschränkungen beim Layout, gerin­ gere Anzahl von zu verbindenden bzw. zu kontaktierenden Kon­ taktstellen, geringerer Materialverbrauch).

Claims (3)

1. CMOS-Anordnung, welche mindestens einen NMOS-Bereich (2) und mindestens einen PMOS-Bereich (3) aufweist, und welche an ihrer Oberfläche mit Substratkontakten (24, 34) versehen ist, über welche jeweilige Substratabschnitte (1, 30) der CMOS-Anordnung mit vorbestimmten Spannungswerten beaufschlagbar sind, dadurch gekennzeichnet, daß die durchschnittliche Anzahl der Substratkontakte (24, 34) pro Flächeneinheit und/oder die durchschnittliche Substratkontaktfläche pro Flächeneinheit innerhalb des min­ destens einen NMOS-Bereiches (2) wesentlich geringer ist als innerhalb des mindestens einen PMOS-Bereiches (3).
2. CMOS-Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der mindestens eine NMOS-Bereich (2) im wesentlichen frei von Substratkontakten (24, 34) ist.
3. CMOS-Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Anzahl der Substratkontakte (24, 34) pro Flächenein­ heit in dem mindestens einen NMOS-Bereich (2) an der Be­ reichsgrenze höher ist als im Bereichszentrum.
DE19545554A 1995-12-06 1995-12-06 CMOS-Anordnung Withdrawn DE19545554A1 (de)

Priority Applications (10)

Application Number Priority Date Filing Date Title
DE19545554A DE19545554A1 (de) 1995-12-06 1995-12-06 CMOS-Anordnung
CNB961997869A CN1230903C (zh) 1995-12-06 1996-11-18 Cmos装置
PCT/DE1996/002189 WO1997021240A2 (de) 1995-12-06 1996-11-18 Cmos-anordnung
RU98112593/28A RU2170475C2 (ru) 1995-12-06 1996-11-18 Кмоп-структура
JP52084597A JP3357069B2 (ja) 1995-12-06 1996-11-18 Ｃｍｏｓ装置
US09/091,152 US6160295A (en) 1995-12-06 1996-11-18 CMOS device
EP96945730A EP0865669A2 (de) 1995-12-06 1996-11-18 Cmos-anordnung
KR10-1998-0704162A KR100415129B1 (ko) 1995-12-06 1996-11-18 Cmos장치
UA98062924A UA56148C2 (uk) 1995-12-06 1996-11-18 Кмон-пристрій
IN2071CA1996 IN190506B (de) 1995-12-06 1996-12-02

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19545554A DE19545554A1 (de) 1995-12-06 1995-12-06 CMOS-Anordnung

Publications (1)

Publication Number Publication Date
DE19545554A1 true DE19545554A1 (de) 1997-06-12

Family

ID=7779372

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19545554A Withdrawn DE19545554A1 (de) 1995-12-06 1995-12-06 CMOS-Anordnung

Country Status (10)

Country Link
US (1) US6160295A (de)
EP (1) EP0865669A2 (de)
JP (1) JP3357069B2 (de)
KR (1) KR100415129B1 (de)
CN (1) CN1230903C (de)
DE (1) DE19545554A1 (de)
IN (1) IN190506B (de)
RU (1) RU2170475C2 (de)
UA (1) UA56148C2 (de)
WO (1) WO1997021240A2 (de)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0013482A2 (de) * 1978-12-27 1980-07-23 Fujitsu Limited Komplementäre Metalloxyd-Halbleiteranordnung
EP0197730A2 (de) * 1985-03-29 1986-10-15 Advanced Micro Devices, Inc. Gegen Verriegelung beständige integrierte Schaltung und Herstellungsverfahren
DE2822094C2 (de) * 1977-06-01 1990-09-27 Hughes Microelectronics Ltd., Glenrothes, Fife, Scotland, Gb
DE19516423A1 (de) * 1994-05-04 1995-11-09 Hyundai Electronics Ind Halbleitervorrichtung und Verfahren zur Herstellung derselben

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58223362A (ja) * 1982-06-21 1983-12-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH0669086B2 (ja) * 1983-03-29 1994-08-31 株式会社日立製作所 半導体装置
DE3685169D1 (de) * 1985-08-26 1992-06-11 Siemens Ag Integrierte schaltung in komplementaerer schaltungstechnik mit einem substratvorspannungs-generator und einer schottky-diode.
US5336911A (en) * 1988-05-10 1994-08-09 Seiko Epson Corporation Semiconductor device
JPH0396272A (ja) * 1989-09-08 1991-04-22 Toshiba Micro Electron Kk Ｃｍｏｓ半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2822094C2 (de) * 1977-06-01 1990-09-27 Hughes Microelectronics Ltd., Glenrothes, Fife, Scotland, Gb
EP0013482A2 (de) * 1978-12-27 1980-07-23 Fujitsu Limited Komplementäre Metalloxyd-Halbleiteranordnung
EP0197730A2 (de) * 1985-03-29 1986-10-15 Advanced Micro Devices, Inc. Gegen Verriegelung beständige integrierte Schaltung und Herstellungsverfahren
DE19516423A1 (de) * 1994-05-04 1995-11-09 Hyundai Electronics Ind Halbleitervorrichtung und Verfahren zur Herstellung derselben

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEDM 85, S. 732-735 *

Also Published As

Publication number Publication date
CN1207829A (zh) 1999-02-10
RU2170475C2 (ru) 2001-07-10
CN1230903C (zh) 2005-12-07
JP3357069B2 (ja) 2002-12-16
UA56148C2 (uk) 2003-05-15
KR19990071877A (ko) 1999-09-27
WO1997021240A2 (de) 1997-06-12
US6160295A (en) 2000-12-12
WO1997021240A3 (de) 1997-07-31
EP0865669A2 (de) 1998-09-23
KR100415129B1 (ko) 2004-04-13
IN190506B (de) 2003-08-02
JP2000501247A (ja) 2000-02-02

Similar Documents

Publication Publication Date Title
DE2542518C3 (de)
DE3247197C2 (de)
DE2939300C3 (de) Nichtflüchtiger Speicher
DE4440539C2 (de) Programmierbarer Halbleiterspeicher
EP0045469B1 (de) Nichtflüchtige, programmierbare integrierte Halbleiterspeicherzelle
DE3485822T2 (de) Halbleiterspeichervorrichtung mit schwebender torelektrode.
DE69524021T2 (de) Elektrostatische Entladungsschutzanordnung für MOS-ingegrierte Schaltungen
DE2917690C3 (de) Verfahren zum Festlegen der Durchbruchsspannung eines Isolierschicht-Feldeffekttransistors
DE3123239A1 (de) Mos-halbleitervorrichtung
DE19620032A1 (de) Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren
DE19604044A1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
EP1870938A1 (de) Halbleiterschutzstruktur für eine elektrostatische Entladung
DE3231195A1 (de) Datenspeichervorrichtung
DE19545554A1 (de) CMOS-Anordnung
DE2451364C2 (de) Digital steuerbarer MOS-Feldeffektkondensator
DE3138747A1 (de) Selbstsperrender feldeffekt-transistor des verarmungstyps
DE19614011C2 (de) Halbleiterbauelement, bei dem die Tunnelgateelektrode und die Kanalgateelektrode an der Grenzfläche zum Tunneldielektrikum bzw. Gatedielektrikum durch eine Isolationsstruktur unterbrochen sind
DE68925061T2 (de) Integrierte Hochspannungsschaltung mit Isolierungsübergang
EP1734582B1 (de) Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises
EP1154486B1 (de) ESD-Schutzstruktur mit parallelen Bipolartransitoren
WO2001017025A2 (de) Halbleiterbauelement als verzögerungselement und verwendung eines halbleiterbauelementes
DE4201276C1 (de)
WO2001093329A2 (de) Faradaykäfig für integrierte schaltung
DE69530216T2 (de) Monolithische Halbleiteranordnung mit Randstruktur und Verfahren zur Herstellung
DE2213657A1 (de) Planar integrierte Halbleiterschaltung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8130 Withdrawal