JPH11266019A - 相補型トランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 構造及び製造工程が複雑にならず、基板浮遊
効果も抑制され、更に小面積のＳＯＩ構造の相補型トラ
ンジスタを提供することを課題とする。 【解決手段】 基板上に形成された絶縁膜、該絶縁膜上
に形成されたチャネル領域３、該チャネル領域３に隣接
するように形成されたＮ型ソース・ドレイン領域２及び
Ｐ型ソース・ドレイン領域４とからなる活性領域、該チ
ャネル領域３上かつ活性領域内にゲート絶縁膜を介して
形成されたゲート電極１、該ゲート電極１に接続され活
性領域を越えて延出するように形成された少なくとも３
本の引き出し部５とからなることにより、チャネル領域
３及びゲート電極１を共有したＮＭＯＳトランジスタと
ＰＭＯＳトランジスタが形成されてなることを特徴とす
る相補型トランジスタ

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相補型トランジス
タに関する。更に詳しくは、本発明は、ＳＯＩ構造（Se
miconductor On Insulator：絶縁膜上に半導体膜を形成
した構造）のＮＭＯＳトランジスタとＰＭＯＳトランジ
スタからなる相補型トランジスタにおいて、両トランジ
スタがチャネル領域及びゲート電極を共有する構造の相
補型トランジスタに関する。

【０００２】

【従来の技術】近年、ＬＳＩの微細化及び高集積化が進
み、より小さい面積でより高い性能の得られるトランジ
スタが検討されている。この内、相補型トランジスタ
（以下、ＣＭＯＳトランジスタともいう）は、動作時の
消費電力が小さく、しかも高い性能が得られることか
ら、今後の微細化プロセスを用いたＶＬＳＩにおいて
は、ＣＭＯＳトランジスタを用いたロジックが中心とな
ると考えられる。

【０００３】その中において、特に、ＳＩＭＯＸ（sepa
ration by implanted oxygen）構造のトランジスタは、
最近検討が行われるようになった新しいトランジスタで
ある。ＳＩＭＯＸ構造のトランジスタは、ＳＯＩ構造の
半導体装置の１種である。一般的なＳＯＩ構造が絶縁膜
の上に多結晶又は単結晶のシリコン等の半導体層をあと
から積層又は貼付することによって作られるのに対し、
ＳＩＭＯＸ構造は、例えばシリコン基板に酸素をイオン
注入して深さ０．１〜０．２μｍ程度の部分に酸素を含
んだ層を作り、その後基板を熱処理することにより酸素
の含まれた層をＳｉＯ₂ に変化させることによって作ら
れる。このため、シリコン基板の表面の０．０５〜０．
１μｍ程度の薄いシリコン層（半導体層：ここにトラン
ジスタが形成される）は元の基板と同じ結晶性を保って
おり、品質の良いシリコン層を得られるのが特長であ
る。

【０００４】ＳＩＭＯＸ構造のトランジスタは、従来の
Ｓｉ基板上のトランジスタに比べて、ウエルの形成が不
要でチャネル領域のみを形成可能なこと、各トランジス
タの領域を小さな面積の絶縁物領域で取り囲み素子分離
を行えること等の利点がある。そのため、製造工程が単
純で、しかも微細化が可能である。また、従来のシリコ
ン基板上のＣＭＯＳトランジスタでは避けられなかった
寄生バイポーラ素子等が形成されないことから、ＣＭＯ
Ｓトランジスタに不可避なラッチアップ現象が原理的に
発生しない等の利点もある。更に、チャネル領域が薄い
ことから、動作時に余分な空乏層ができず、低消費電極
でしかも高速動作が可能である。以上のような特長か
ら、ＳＩＭＯＸ構造のトランジスタは今後のＬＳＩに使
用されるトランジスタとして、有力な候補の１つであ
る。

【０００５】ところが、ＳＩＭＯＸ構造のトランジスタ
に特有な現象として、電源電位が高くなると発生する基
板浮遊効果がある。基板浮遊効果が発生すると、トラン
ジスタの動作が不安定となり、回路に用いることができ
ない。そのため、基板浮遊効果が発生しない電位の範囲
でしかトランジスタを用いることができない。基板浮遊
効果はＳＯＩ構造のトランジスタに特有の現象であり、
特にＮＭＯＳトランジスタにおいて顕著である。この現
象を図１７（ａ）に示すＮＭＯＳトランジスタを例にと
って説明する。

【０００６】ＮＭＯＳトランジスタは、Ｎ⁺ 型のソース
領域１０１及びドレイン領域１０２の間のＰ型領域１０
３と、このＰ型領域１０３上にゲート絶縁膜１０４を介
して形成されたゲート電極１０５とを有している。ＮＭ
ＯＳトランジスタは、ゲート電極１０５から電位を作用
させて電子の流れることのできる層（チャネル）を形成
してソース・ドレイン間に電流を流す。ここで、電子は
図１７（ａ）の矢印のようにソース領域１０１からドレ
イン領域１０２に向かって流れる。また、電子は負の電
荷を持っているため、電流は逆にドレイン領域１０２か
らソース領域１０１へと流れる。このようにＮＭＯＳト
ランジスタにおいては主として電流の担い手は電子であ
るが、実際には基板内部に発生する電界によって、若干
量の正孔が生じている。この正孔は、ソース・ドレイン
領域間のチャネルを流れるのではなく、基板内部の電界
に従ってＰ型領域１０３内を移動する。通常の基板上に
形成されたトランジスタであれば、Ｐ型領域はコンタク
トを通じて、例えばＧＮＤ等のラインに接続されている
（それによってＰ型領域の電位を固定している）ため、
発生した正孔は最終的にはそのラインを通して排出さ
れ、トランジスタの動作に影響を及ぼさない。

【０００７】ところが、ＳＯＩ構造のトランジスタの場
合、Ｐ型領域１０３は絶縁膜によって囲まれており、電
位を固定するためのコンタクト、すなわち電子や正孔の
出入口となる箇所が存在しない。そのため、Ｐ型領域１
０３内に生じた正孔はＰ型領域内部にとどまり続けるこ
とになる。もちろん、Ｐ型領域内部又はソース・ドレイ
ン領域との境界付近において電子との再結合によって消
滅する正孔もあるが、消滅する正孔よりも発生する正孔
の方が多い場合にはＰ型領域内の正孔が増えることにな
る（図１７（ａ）の参照番号１０６は増加した正孔を意
味する）。

【０００８】Ｐ型領域１０３に正孔が増えることは、Ｐ
型領域１０３の電位を上昇させることになるが、これは
トランジスタの基板電位が変化することに相当する。そ
のため、ソース・ドレイン領域間を流れる電流量が変化
する。この際のドレイン電位に対してドレイン電流をプ
ロットすると、曲線にキンクと呼ばれるくびれが見られ
る（図１７（ｂ）参照）。

【０００９】ドレイン電位が低い場合（基板電位が０Ｖ
に相当する）は、正孔の発生が少ないためトランジスタ
は通常の動作を行うが、ドレイン電位が上昇するに従っ
て正孔の発生量が多くなる。そのため、基板電位が上昇
したのと同じ効果が生じて、ドレイン電流が増加し、そ
の境目において電流量の変化が著しくなるためキンクが
発生する。

【００１０】ＳＯＩ構造のトランジスタの中でも、特に
ＳＩＭＯＸ構造のトランジスタにおいては、絶縁膜上の
半導体層が０．０５〜０．１μｍと薄く、しかもＰ型領
域が微細化されているため、基板浮遊効果がより顕著に
発生する。例えば、ドレイン電位が１〜２Ｖ程度でもキ
ンクが生じる。キンクが発生するとトランジスタの動作
が不安定となり回路内で用いるには不適切であるため、
トラジスタとして用いることが可能なのはキンクが発生
しない電位まで（電源電位が１〜２Ｖ程度）でなければ
ならず、このことがＳＩＭＯＸ構造のトランジスタの欠
点であった。従って、ＳＩＭＯＸ構造のトランジスタの
利用可能範囲を拡張するために、基板浮遊効果を抑制す
ることは、大きな課題である。

【００１１】基板浮遊効果を抑制するための対策として
は、（１）基板に電位を与えるためのコンタクトを設け
る、（２）チャネル領域内の余分なキャリアを排出しや
すくするために、ソース・ドレイン領域にシリコン以外
の半導体材料を用いる等の構造上の工夫をする、（３）
チャネル領域内の余分なキャリアが消滅するようにトラ
ップとして作用する物質を導入する等の方法が知られて
いる。しかしながら、これらの方法を用いれば、レイア
ウトが複雑化して面積が増大する、また、製造工程が複
雑になりコストが増大する等の課題があった。

【００１２】一方、相補型トランジスタの面積を縮小す
るための技術として、ＮＭＯＳトランジスタ及びＰＭＯ
Ｓトランジスタを縦に積み重ねる方法がある（特開平３
−７７３６３号参照）。この方法によれば、ＮＭＯＳト
ランジスタ又はＰＭＯＳトランジスタのいずれか一方
を、従来通りの方法で基板上に形成し、もう一方のトラ
ンジスタをポリシリコン等を用いた薄膜トランジスタと
して積み重ねることにより相補型トランジスタが形成さ
れている。この方法では、ゲート電極を共有できるた
め、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが
ゲート電極を背中合わせにして一体化した構造が形成さ
れる。すなわち、基板上に形成されるトランジスタは通
常のトランジスタであるが、その上に形成されるトラン
ジスタはゲート電極が下側にある構造となる。

【００１３】この構造の場合、トランジスタを縦に積み
重ねているため、レイアウト及び製造工程の両方が複雑
化するという問題があった。更に、ＮＭＯＳトランジス
タとＰＭＯＳトランジスタのいずれか一方が、ポリシリ
コン等からなるチャネル領域を有するトランジスタとな
るため、基板（シリコン単結晶基板）中に形成されたト
ランジスタに比べて電気特性（電流量等）が悪いという
問題があった。

【００１４】上記半導体装置の改良として、トランジス
タを積み重ねずに、平面的にチャネル領域を共有した相
補型トランジスタが、特開平４−９４２７５号公報に記
載されている。この公報に記載された相補型トランジス
タの概略図を図１８に示す。図１８に示すように、ソー
ス・ドレイン領域（１０７及び１０８）及びチャネル領
域の構成が十字型で、ゲート電極１０９の大きさは、そ
の共有部分のチャネル領域より大きくしている。

【００１５】

【発明が解決しようとする課題】図１８において、ＮＭ
ＯＳトランジスタに注目すると、チャネル長はＬ、チャ
ネル幅はＷに相当する。この時、実際のゲート電極１０
９の大きさはＬ×ＷＧであり、必ずＷよりも幅が広くな
ければならない。また、ＰＭＯＳトランジスタに注目し
ても同様のことが言える。この幅の広いゲート電極１０
９は、この構造を用いる限り、その四隅にマージンが不
可欠である。

【００１６】もし、ゲート電極１０９の四隅のマージン
を小さくすると、ゲート電極形成時のアラインメントの
ずれによって、Ｎ⁺ 領域とＰ⁺ 領域とが短絡してトラン
ジスタとして動作しなくなる可能性がある。このため、
上記構造を更に縮小して微細なトランジスタを形成しよ
うとする場合、マージンが不足するという不都合が生じ
ていた。

【００１７】

【課題を解決するための手段】本発明の発明者等は、鋭
意検討の結果、下記の構造を有する相補型トランジスタ
であれば、構造及び製造工程が複雑にならず、基板浮遊
効果も抑制され、更に小面積のＳＯＩ構造の相補型トラ
ンジスタを提供できることを見いだし本発明に至った。

【００１８】かくして本発明によれば、基板上に形成さ
れた絶縁膜、該絶縁膜上に形成されたチャネル領域、該
チャネル領域に隣接するように形成されたＮ型ソース・
ドレイン領域及びＰ型ソース・ドレイン領域とからなる
活性領域、ゲート絶縁膜を介して少なくともチャネル領
域を覆うようにかつ活性領域内に形成されたゲート電
極、該ゲート電極に接続され活性領域を越えて延出する
ように形成された少なくとも３本の引き出し部とからな
り、チャネル領域及びゲート電極が共有されたＮＭＯＳ
トランジスタとＰＭＯＳトランジスタとからなることを
特徴とする相補型トランジスタが提供される。

【００１９】

【発明の実施の態様】まず、本発明に使用することがで
きる基板は、特に限定されず、公知の基板をいずれも使
用することができる。例えば、シリコン基板等が挙げら
れる。更に、基板上には絶縁膜が形成され、更に絶縁膜
上にＮＭＯＳトランジスタとＰＭＯＳトランジスタが形
成されてＣＭＯＳトランジスタとなる。なお、この構造
のトランジスタは、ＳＯＩ構造のトランジスタと称され
る。

【００２０】絶縁膜の形成方法は、公知の方法をいずれ
も使用することができる。例えば、基板上に絶縁膜を形
成した後、エピタキシャル法、ＣＶＤ法等により絶縁膜
上にトランジスタ形成用の活性層を形成する方法や、基
板の所望の深さに窒素又は酸素等の不純物を注入し、熱
処理することにより絶縁膜を形成する方法等が挙げられ
る。なお、後者の方法では、絶縁膜の形成と同時に、絶
縁膜上にトランジスタ形成用の活性層も形成することが
できる。なお、後者の方法を利用したＣＭＯＳトランジ
スタは、ＳＩＭＯＸ構造のトランジスタと称される。

【００２１】ここで、絶縁膜には、シリコン基板を使用
する場合、シリコン窒化膜、シリコン酸化膜等が挙げら
れる。また、活性層は、所望に応じて、不純物を注入す
ることにより、Ｐ型又はＮ型の導電性を有していてもよ
い。Ｐ型の導電性を与える不純物としては、ホウ素等が
挙げられ、Ｎ型の導電性を与える不純物としては、リ
ン、砒素等が挙げられる。

【００２２】次に、活性層上のチャネル領域の形成を所
望する領域上にゲート電極が形成される。本発明におい
て、ゲート電極は、該チャネル領域上を覆うように、か
つ、Ｎ型ソース・ドレイン領域及びＰ型ソース・ドレイ
ン領域の形成を所望する領域内にゲート絶縁膜を介して
形成される。更に、ゲート電極は、該ゲート電極に接続
され活性領域を越えて延出するように形成された少なく
とも３本の引き出し部を有している。ここで、ゲート電
極と引き出し部とは別々に形成してもよいが、同時に形
成することが好ましい。なお、ゲート電極及び引き出し
部は、シリコン、シリサイド、金属、合金等の材料から
構成される。

【００２３】次いで、ゲート電極及び引き出し部をマス
クとして、活性層に不純物を注入することにより、Ｎ型
ソース・ドレイン領域及びＰ型ソース・ドレイン領域を
形成することができる（この領域を活性領域と称す
る）。なお、Ｐ型の導電性を与える不純物としては、ホ
ウ素等が挙げられ、Ｎ型の導電性を与える不純物として
は、リン、砒素等が挙げられる。更に、Ｎ型ソース・ド
レイン領域及びＰ型ソース・ドレイン領域は、ＮＭＯＳ
トランジスタとＰＭＯＳトランジスが交差するように配
置されていてもよく、平行になるように配置されていて
もよい。上記方法により本発明のＣＭＯＳトランジスタ
を形成することができる。

【００２４】以下に、本発明を実施の態様により更に詳
細に説明する。 実施の態様１ 図１（ａ）及び（ｂ）に示した、本発明によるＣＭＯＳ
トランジスタにおいては、ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのチャネル領域３及びゲート電極１と
が共有化された構造となっている。ここで、図１（ｂ）
は、図１（ａ）においてゲート電極１を取り去った図で
あり、実施の態様１では、ＣＭＯＳトランジスタ領域
は、略正方形の平面形状を有しているる。

【００２５】ソース・ドレイン領域２間のＮＭＯＳトラ
ンジスタのＰ型のチャネル領域３に、ＰＭＯＳトランジ
スタのソース・ドレイン領域４が接しており、それらソ
ース・ドレイン領域４は当然コンタクトを通して接続が
存在する。また、ゲート電極１には４方向から引き出し
部５が設けられている。更に、ＣＭＯＳトランジスタ
は、絶縁層６により分離されている。

【００２６】図１（ａ）において、ＮＭＯＳトランジス
タのチャネル長はＬ、チャネル幅はＷ（ＰＭＯＳトラン
ジスタはこの逆）であり、ゲート電極の形状からそのま
まトランジスタのチャネル長及びチャネル幅を決定する
ことができる。また、図１（ａ）の構造の場合、ゲート
電極と引き出し部から構成される十字型を利用してトラ
ンジスタを自己整合で形成するため、ゲート電極形成時
のアラインメントのずれによるトランジスタ性能の変動
が小さく、微細なトランジスタを形成しようとする場合
にも問題が生じない。

【００２７】ここで、図１（ａ）の構造では、コンタク
トを介した接続から基板内部の過剰な正孔を排出するこ
とができるため、上記の基板浮遊効果が発生しない。従
って、ＳＩＭＯＸ構造のトランジスタの欠点であった電
気特性におけるキンクが生じないため、幅広い電位で安
定した動作を得ることができる。また、ＰＭＯＳトラン
ジスタとしての動作中には同様にして基板領域に電子が
発生すると考えられるが、本発明においては、その場合
についてもＮＭＯＳのソース・ドレイン領域に相当する
Ｎ型領域がチャネル領域に接しているため、過剰な電子
が排出され、ＰＭＯＳトランジスタについても同様に安
定した動作が得られる。

【００２８】また、図１（ａ）及び（ｂ）のＣＭＯＳト
ランジスタは、ゲート電極及びその下部にあるチャネル
領域が１つである。更に、チャネル領域を四方から取り
囲むようにＰ型及びＮ型ソース・ドレイン領域が配置さ
れている。図１（ａ）及び（ｂ）では、チャネル領域は
低濃度のＰ型領域とし、ゲート電極の材料としてはＮ型
ポリシリコンを用いているが、これに限らず、チャネル
領域として低濃度のＮ型領域を用い、ゲート電極の材料
としてＰ型ポリシリコンを用いることも可能である。ま
た、ＳＩＭＯＸ構造の場合、チャネル部分の厚さが非常
に薄い（０．０５μｍ〜０．１μｍ）ため、チャネル領
域には不純物を注入してもしなくてもよい。

【００２９】この素子においては、ゲート電極の電位が
高い場合には、図２の断面（図１のＸ−Ｘ断面を示す）
のように、図１（ａ）の右上及び左下のＮ型領域の間
に、電子の流れる領域（チャネル領域）が形成される。
一方、ゲート電極の電位が低い場合には、図３の断面
（図１のＹ−Ｙ断面を示す）のように、図１の左上及び
右下のＰ型領域の間に正孔の流れる領域（チャネル領
域）が形成される。なお、図中、７はゲート絶縁膜、８
は絶縁膜、９はシリコン基板を示す。

【００３０】なお、チャネル領域としてＰ型領域を用い
た場合、図１（ａ）の左上から右下にかけてはＰ⁺ 領域
−Ｐ領域−Ｐ⁺ 領域が並び、このままでは電流が常時流
れるようにも考えられる。しかし、ゲート電極の材料と
して、Ｎ⁺ 型の導電型を有するポリシリコンを用いれ
ば、チャネル領域とゲート電極との仕事関数の関係か
ら、ノーマリオフ（ゲートがソースと同電位の場合には
電流が流れない）トランジスタとすることができる。な
お、チャネル領域としてＮ型領域を用い、ゲート電極と
してＰ⁺ ポリシリコンを用いた場合も前記と同じよう
に、ノーマリオフトランジスタとすることができる。

【００３１】従って、図１（ａ）のＣＭＯＳでは、右上
から左下にかけて斜めにＮＭＯＳトランジスタがあり、
左上から右下にかけて斜めにＰＭＯＳトランジスタがあ
ると考えることができる。この図１（ａ）のＣＭＯＳで
は、図４に示した電気特性のグラフの通り、ゲート電極
の電位の高低によってＮＭＯＳトランジスタ又はＰＭＯ
Ｓトランジスタの一方のみが導通状態となり、ゲート電
極の電位が高から低、低から高へ変化している途中の過
程を除いて、両方のトランジスタが同時に導通状態とな
ることはない。なお、図４では、電源電圧を２．５Ｖと
した場合の結果を示しており、ゲート電極の電位が０Ｖ
の場合はＰＭＯＳトランジスタのみに電流が流れ、ゲー
ト電極の電位が２．５Ｖの場合はＮＭＯＳトランジスタ
のみに電流が流れる。

【００３２】このように、ゲート及びチャネル領域をＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとで共通と
することによってアライメントマージンが不要な小さな
面積でＣＭＯＳトランジスタが実現できる。次に、ＣＭ
ＯＳトランジスタの動作を考えるために、ＣＭＯＳトラ
ンジスタによる最も簡単な回路であるインバータについ
て考察する。インバータの回路図は図５に示すように、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからな
る。

【００３３】両トランジスタのゲート電極１には同じ信
号（すなわち電位が高いか又は低い）が入力され、その
結果として両者のドレイン領域１０及び１１に接続され
た端子から反転した信号が出力される。ゲート電極の電
位が高い〔通常はＶｄｄ（電源電位）と同じ〕場合に
は、図５の下側のＮＭＯＳトランジスタが導通状態にあ
り、上側のＰＭＯＳトランジスタは導通状態にないた
め、ドレイン領域１０及び１１に接続された端子は、Ｎ
ＭＯＳトランジスタのソース領域１２に接続された端子
と同じくＧＮＤ電位となる。

【００３４】逆に、ゲート電極の電圧が低い（通常はＧ
ＮＤ電位と同じ）場合には、図５の上側のＰＭＯＳトラ
ンジスタが導通状態にあり、下側のＮＭＯＳトランジス
タが導通状態にないため、ドレイン領域１０及び１１に
接続された端子は、ＰＭＯＳトランジスタのソース領域
１３に接続された端子と同じくＶｄｄ電位となる。この
ように、本実施の態様のＣＭＯＳトランジスタを使用し
たインバータ回路においては、入力電位が、低電位から
高電位へ変化したり、高電位から低電位へ変化しつつあ
る過渡的な状態を除いて、必ずＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタの一方のみが導通状態で、他方
は非導通状態となる。

【００３５】更に、実施の態様１の構造においては、ゲ
ート電極に電位を与えるための配線を、上下左右の四方
に取り出すことができる。そのため、実施の態様１の構
造を多数用いた回路を設計（レイアウト）する際に、自
由度の高い配置・配線を行うことができる。従って、こ
の面からもＬＳＩ全体の面積を縮小することが可能とな
る。

【００３６】実施の態様１のＣＭＯＳトランジスタを利
用して、インバータを構成した例を図６に示す。ここで
は左上のＰ⁺ 領域がＰＭＯＳトランジスタのソース領域
１３としてＶｄｄラインにコンタクト１４を介して接続
されている。また、左下のＮ ⁺ 領域がＮＭＯＳトランジ
スタのソース領域としてＧＮＤラインにコンタクト１４
を介して接続されている。更に、右上のＮ⁺ 領域及び右
下のＰ⁺ 領域は、それぞれＮＭＯＳトランジスタ及びＰ
ＭＯＳトランジスタのドレイン領域（１０及び１１）と
してコンタクト１４を介して接続され、出力端子（ＯＵ
ＴＰＵＴ）を形成している。このインバータでは、ＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタは点対称で
ある。なお、両トランジスタのソース領域及びドレイン
領域は交換可能であるため、この例以外の接続方法も可
能であり、また、ゲート電極への端子の接続について
も、図６の左側からの他に上側、下側、右側からも可能
である。なお、図６中、１５は配線を示す。

【００３７】実施の態様２ ゲート電極の右側の引き出し部をカットし、ＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタのドレイン領域が
直接接続する構造となっていること以外は実施の態様１
と同様にしたインバーターを図７に示す。この実施の態
様では、実施の態様１に比べて出力端子（ＯＵＴＰＵ
Ｔ）に必要な領域が少なくてすむ。但し、Ｎ⁺ 領域とＰ
⁺ 領域とを接続しただけではＰＮ接合が形成されて、両
者の間に整流性が生じてしまう。

【００３８】これを防ぐため、例えば、自己整合シリサ
イドプロセスを利用して、金属又はシリサイド等の電気
抵抗を低くするための材料をＮ⁺ 及びＰ⁺ 領域上に載せ
た場合を図８に示す。図８に示すように、ＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタのドレイン領域を直
接電気的に接続することができるため、片方のドレイン
領域から出力端子を引き出すことができる。この場合、
設計の自由度が更に向上し、占有面積も更に減少させる
ことができる。

【００３９】実施の態様３ さらに、図１（ａ）と比較して、ＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタのドレイン領域を交換した例
を図９に示す。この図では、上側にＰＭＯＳトランジス
タ、下側にＮＭＯＳトランジスタが形成されており、厳
密にはチャネル領域及びゲート電極を共有していること
にはならない。しかしながら、動作時においては、ゲー
ト電極下全体がチャネル領域となるため、実際にＰ⁺ 領
域又はＮ ⁺ 領域がゲート電極と接している幅よりも広い
領域に電流を流すことができる。また、基板浮遊効果の
抑制についても実施の態様１と同じである。

【００４０】比較例１ 特開平４−９４２７５号公報に記載されたＣＭＯＳトラ
ンジスタを利用して、インバータを構成した例を図１９
に示す。図１９と図６を比較すれば明らかなように、本
発明のＣＭＯＳトランジスタによれば、占有面積を小さ
くすることができる。図中、１１０はコンタクト、１１
１は配線を示す。

【００４１】実施の態様４ 図１０の２入力ＮＡＮＤ回路を本発明のＣＭＯＳトラン
ジスタでレイアウトした概略平面図を図１１に示す。以
下に、図１１の２入力ＮＡＮＤ回路の概略平面図を例に
とって説明する。図１１のＮＡＮＤ回路は、実施の態様
１の２個のＣＭＯＳトランジスタを接続することにより
形成されている。

【００４２】図１０では、２個のＮＭＯＳトランジスタ
が直列となっていることから、２個のＣＭＯＳトランジ
スタのソース領域（Ｎ⁺ 領域、２８及び２９）を対向す
るように配置し配線３２で接続する。２８及び２９以外
の２つのＮ⁺ 領域（ドレイン領域、２７及び３０）につ
いては、一方（３０）をＧＮＤラインに接続し、他方
（２７）を出力端子（ＯＵＴＰＵＴ）に接続する。

【００４３】図１０では、２個のＰＭＯＳトランジスタ
が並列となっていることから、２個のＣＭＯＳトランジ
スタのソース領域（Ｐ⁺ 領域、２３及び２５）をＶｄｄ
ラインに配線３２で接続する。２３及び２５以外の２つ
のＰ⁺ 領域（ドレイン領域、２４及び２６）について
は、共にドレイン領域２７及び出力端子（ＯＵＴＰＵ
Ｔ）に接続する。

【００４４】図１１から判るように、配線３２は交差し
ておらず、更に、ＣＭＯＳトランジスタの占める面積に
比べて、配線の占める面積を小さくすることができる。
従って、実施の態様４の配置は、効率のよい配置といえ
る。なお、ＩＮＰＵＴ１及びＩＮＰＵＴ２は、いずれも
左側からゲート電極２１及び２２に接続しているが、Ｉ
ＮＰＵＴ１については下方及び右側から、ＩＮＰＵＴ２
については上方及び右側からも接続することができる。
従って、周囲の状況に応じてフレキシブルに配線でき、
配置効率を向上させることが可能となる。

【００４５】実施の態様５ 図１２の２入力ＮＯＲ回路を本発明のＣＭＯＳトランジ
スタでレイアウトした概略平面図を図１３に示す。以下
に、図１３の２入力ＮＯＲ回路の概略平面図を例にとっ
て説明する。図１３のＮＯＲ回路は、実施の態様１の２
個のＣＭＯＳトランジスタを接続することにより形成さ
れている。

【００４６】図１２では、２個のＰＭＯＳトランジスタ
が直列となっていることから、２個のＣＭＯＳトランジ
スタのドレイン領域（Ｐ⁺ 領域、４４及び４５）を対向
するように配置し配線５２で接続する。４４及び４５以
外の２つのＰ⁺ 領域（ソース領域、４３及び４６）につ
いては、一方（４３）をＶｄｄラインに接続し、他方
（４６）を出力端子（ＯＵＴＰＵＴ）に接続する。

【００４７】図１２では、２個のＮＭＯＳトランジスタ
が並列となっていることから、２個のＣＭＯＳトランジ
スタのドレイン領域（Ｎ⁺ 領域、４８及び５０）を配線
５２でＧＮＤラインに接続する。４８及び５０以外の２
つのＮ⁺ 領域（ソース領域、４７及び４９）について
は、共にソース領域４６及び出力端子（ＯＵＴＰＵＴ）
に接続する。図１３中、４１及び４２はゲート電極、５
１はコンタクトを示している。

【００４８】図１３から判るように、配線５２は交差し
ておらず、更に、ＣＭＯＳトランジスタの占める面積に
比べて、配線の占める面積を小さくすることができる。
従って、実施の態様４の配置は、効率のよい配置といえ
る。なお、ＩＮＰＵＴ１及びＩＮＰＵＴ２は、いずれも
左側からゲート電極４１及び４２に接続しているが、Ｉ
ＮＰＵＴ１については下方及び右側から、ＩＮＰＵＴ２
については上方及び右側からも接続することができる。
従って、周囲の状況に応じてフレキシブルに配線でき、
配置効率を向上させることが可能となる。

【００４９】更に、図１１と図１３とを比較すると、図
１１のＮ⁺ 領域とＰ⁺ 領域とを交換し、ＧＮＤラインを
Ｖｄｄラインに、ＶｄｄラインをＧＮＤラインに変更す
れば図１１の構成から図１３の構成を得ることができ
る。従って、ＣＭＯＳトランジスタの配置や配線をほと
んど変更することなく、ＮＡＮＤ及びＮＯＲという対照
的な関係にある論理回路を形成することが可能である。

【００５０】比較例２ 図１０の２入力ＮＡＮＤ回路を従来の構造のＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタでレイアウトする
と図２０に示したようになる。この図より、トランジス
タ自体が占める面積より、配線の占める面積が多いこと
が判る。更に、ＩＮＰＵＴ及びＯＵＴＰＵＴの配線を中
心に、交差が生じており、複雑な配線の形成方法が必要
である。なお、図２０は、概略図であり、実際にはトラ
ンジスタの大きさが異なる場合、配置が異なる場合があ
り得るが、基本的には前記説明と同じと考えられる。

【００５１】実施の態様６ 図１４の３入力ＮＡＮＤ回路を本発明のＣＭＯＳトラン
ジスタでレイアウトした概略平面図を図１５に示す。以
下に、図１５の３入力ＮＡＮＤ回路の概略平面図を例に
とって説明する。図１５のＮＡＮＤ回路は、実施例１の
３個のＣＭＯＳトランジスタを接続することにより形成
されている。

【００５２】図１４では、３個のＮＭＯＳトランジスタ
が直列となっていることから、３個のＣＭＯＳトランジ
スタのＮ⁺ 領域であるドレイン領域８１と８２、ソース
領域８３と８４とをそれぞれ対向するように配置し配線
９２で接続する。８１〜８４以外の２つのＮ⁺ 領域（ソ
ース領域８０及びドレイン領域８５）については、一方
（８５）をＧＮＤラインに接続し、他方（８０）を出力
端子（ＯＵＴＰＵＴ）に接続する。

【００５３】図１４では、３個のＰＭＯＳトランジスタ
が並列となっていることから、３個のＣＭＯＳトランジ
スタのソース領域（Ｐ⁺ 領域、７４、７６及び７８）を
Ｖｄｄラインに接続し、ドレイン領域（Ｐ⁺ 領域、７
５、７７及び７９）をソース領域８０及び出力端子（Ｏ
ＵＴＰＵＴ）に接続する。図中、７１〜７３はゲート電
極、９１はコンタクト、９２は配線を示している。

【００５４】実施の態様７ 図１６は、図１５の３入力ＮＡＮＤ回路の変形例であ
り、ＣＭＯＳトランジスタをＬ字型に配置している。な
お、図の参照番号は図１５と同一内容を示している。実
施の態様６及び７から判るように、ＣＭＯＳトランジス
タを３個用いても、周囲の状況に応じて、最も効率的な
配置及び配線を選択することができる。なお、ここでは
ＮＡＮＤ回路について記載しているが、ＮＡＮＤ回路及
びＮＯＲ回路の対称関係に基づいて、ＣＭＯＳトランジ
スタが３個のＮＯＲ回路も容易にレイアウトすることが
できる。また、更に、これ以上の個数のＣＭＯＳトラン
ジスタを有するＮＡＮＤ回路及びＮＯＲ回路についても
上記方法を適用して実現することができる。また、ＮＡ
ＮＤ回路とＮＯＲ回路を組み合わせたることにより、任
意の論理回路を形成することも可能である。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
構造及び製造工程を複雑にすることなく、基板浮遊効果
が発生せず、しかも小面積のＳＯＩ構造のＣＭＯＳトラ
ンジスタを得ることができる。本発明のＣＭＯＳトラン
ジスタを使用すれば、インバータ回路を始めとするＣＭ
ＯＳ論理回路において、素子数を減少させて、ＬＳＩ動
作の安定性の増大と面積の縮小を図ることができる。

【図面の簡単な説明】

【図１】図１（ａ）は本発明のＣＭＯＳトランジスタの
概略平面図であり、図１（ｂ）は図１（ａ）のＣＭＯＳ
トランジスタからゲート電極を取り除いた概略平面図で
ある。

【図２】図１（ａ）のＣＭＯＳトランジスタのＸ−Ｘ断
面図である。

【図３】図１（ａ）のＣＭＯＳトランジスタのＹ−Ｙ断
面図である。

【図４】図１（ａ）のＣＭＯＳトランジスタの電気特性
を示すグラフである。

【図５】実施の態様１のインバータ回路の概略回路図で
ある。

【図６】実施の態様１のインバータ回路の概略平面図で
ある。

【図７】実施の態様２のインバータ回路の概略平面図で
ある。

【図８】実施の態様２のインバータ回路の概略平面図で
ある。

【図９】実施の態様３のインバータ回路の概略平面図で
ある。

【図１０】実施の態様４のインバータ回路の概略回路図
である。

【図１１】実施の態様４のインバータ回路の概略平面図
である。

【図１２】実施の態様５のインバータ回路の概略回路図
である。

【図１３】実施の態様５のインバータ回路の概略平面図
である。

【図１４】実施の態様６及び７のインバータ回路の概略
回路図である。

【図１５】実施の態様６のインバータ回路の概略平面図
である。

【図１６】実施の態様７のインバータ回路の概略平面図
である。

【図１７】従来のＳＩＭＯＸ構造のトランジスタの課題
の概略説明図である。

【図１８】従来のＣＭＯＳトランジスタの概略平面図で
ある。

【図１９】図１８のＣＭＯＳトランジスタを利用したイ
ンバータ回路の概略平面図である。

【図２０】従来の２入力ＮＡＮＤの概略平面図である。

【符号の説明】

１、２１、２２、４１、４２、７１、７２、７３、１０
５、１０９ ゲート電極 ２、４、１０７、１０８ ソース・ドレイン領域 ３ チャネル領域 ５ 引き出し部 ６ 絶縁層 ７、１０４ ゲート絶縁膜 ８ 絶縁膜 ９ シリコン基板 １０、１１、２４、２６、２７、３０、４４、４５、４
８、５０、７５、７７、７９、８１、８２、８５、１０
２ ドレイン領域 １２、１３、２３、２５、２８、２９、４３、４６、４
７、４９、７４、７６、７８、８０、８３、８４、１０
１ ソース領域 １４、３１、５１、９１、１１０ コンタクト １５、３２、５２、９２、１１１ 配線 １０３ Ｐ型領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された絶縁膜、該絶縁膜上
   に形成されたチャネル領域、該チャネル領域に隣接する
   ように形成されたＮ型ソース・ドレイン領域及びＰ型ソ
   ース・ドレイン領域とからなる活性領域、ゲート絶縁膜
   を介して少なくともチャネル領域を覆うようにかつ活性
   領域内に形成されたゲート電極、該ゲート電極に接続さ
   れ活性領域を越えて延出するように形成された少なくと
   も３本の引き出し部とからなり、チャネル領域及びゲー
   ト電極が共有されたＮＭＯＳトランジスタとＰＭＯＳト
   ランジスタとからなることを特徴とする相補型トランジ
   スタ。
2. 【請求項２】 相補型トランジスタが、インバータ回路
   に用いられる請求項１の相補型トランジスタ。
3. 【請求項３】 相補型トランジスタが、２個以上用いら
   れ、かつ、ＮＡＮＤ回路、ＮＯＲ回路又はそれらを組み
   合わせた回路に用いられる請求項１の相補型トランジス
   タ。