TW201724454A - 包括分接頭單元的電路 - Google Patents

包括分接頭單元的電路 Download PDF

Info

Publication number
TW201724454A
TW201724454A TW105135440A TW105135440A TW201724454A TW 201724454 A TW201724454 A TW 201724454A TW 105135440 A TW105135440 A TW 105135440A TW 105135440 A TW105135440 A TW 105135440A TW 201724454 A TW201724454 A TW 201724454A
Authority
TW
Taiwan
Prior art keywords
unit
tap
type
dcap
units
Prior art date
Application number
TW105135440A
Other languages
English (en)
Inventor
許晉偉
江庭瑋
莊惠中
田麗鈞
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201724454A publication Critical patent/TW201724454A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

一種示例性電路包括：一個或多個電源軌以及分接頭單元結構。所述分接頭單元結構包括一個或多個解耦電容器單元及一個或多個分接頭單元。所述一個或多個分接頭單元電耦合至所述一個或多個電源軌。所述一個或多個解耦電容器單元鄰近所述分接頭單元安置且電耦合至所述一個或多個電源軌。

Description

包括分接頭單元的電路
本公開內容中闡述的技術一般關於積體電路，且更具體來說，關於積體電路設計。
積體電路常常包括各種單元，各種單元包括分接頭單元（或間隔壁單元（spacer cell））。例如，分接頭單元可提供電晶體的體偏置（body bias），且還可防止積體電路發生由所述積體電路中鄰近的接面（junction）形成的寄生雙極電晶體（parasitic bipolar transistor）造成的非期望的閂鎖效應（latch-up）（例如，短路的一種類型）。
依據本揭露的一些實施例，一種電路包括：一個或多個電源軌；以及分接頭單元結構。分接頭單元結構包括一個或多個解耦電容器單元及一個或多個分接頭單元。所述一個或多個分接頭單元電耦合至所述一個或多個電源軌。所述一個或多個解耦電容器單元鄰近所述分接頭單元安置且電耦合至所述一個或多個電源軌。
以下公開內容提供用於實作本發明實施例的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複參考編號及/或字母。這種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在…上（on）」、「在…中（in）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。空間相對性用語旨在除圖中所描繪的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度、或處於其他取向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
在本公開內容中，單元是指被組合用於實行某些功能的例如電晶體、電容器、電阻器、電感器、及其他基本電路元件等一個或多個電路元件的群組。如本文中所述，分接頭單元結構包括一個或多個分接頭單元（有時稱作塊體單元（bulk cell））。
在一些實施例中，分接頭單元包括阱分接頭（well tap）及基底分接頭（substrate tap），所述阱分接頭與基底分接頭被定位成彼此相距適當距離來防止閂鎖。阱分接頭是將阱區耦合至電源的導電引線。例如，所述阱區包括p型基底上的n型阱中的經重度摻雜n區。所述經重度摻雜n區通過所述阱分接頭耦合至與所述電源對應的VDD電源軌，且因此將所述n型阱的電位設定成防止從鄰近的源極區/汲極區向所述阱發生洩漏。基底分接頭是將基底區耦合至電接地的導電引線。例如，所述基底區包括形成在p型基底中的經重度摻雜p區。所述經重度摻雜p區通過所述基底分接頭耦合至與所述電接地對應的VSS電源軌，且因此將所述基底的電位設定成防止從鄰近的源極區/汲極區發生洩漏。通過使用分接頭單元，積體電路中的基底電阻（substrate resistance）及非期望的正回饋得以減小。
在實例中，分接頭單元結構中的分接頭單元的阱分接頭及基底分接頭被定位成使任何兩個阱分接頭及任何兩個基底分接頭之間的距離不超過最大容許距離，所述最大容許距離是利用與積體電路相關聯的預定的一組設計規則來獲得。
在一些實施例中，設計規則規定距基底區或阱區中的任一點的距離分別不應遠於距最近的基底分接頭或阱分接頭的最大距離。此外，在實例中，所述設計規則規定積體電路的恰當構造的各種其他實體參數，例如安置在所述積體電路中的導線（wire）或導通路徑之間的最小容許距離及這些導線的最小容許寬度。
現代電子裝置中已出現的一個問題關於由裝置的電網（power grid）中的雜訊。在實例中，在數位電子功能被內連或解耦時，積體電路晶片中會產生大量雜訊。所述電網向整個晶片提供電源信號及接地信號。供應電壓變化可不僅在某些情形中（特別是在使用動態邏輯時）導致與假性轉變（spurious transition）相關的問題，而且會導致延遲變化及時序不可預測性。即使在晶片的輸入引腳處提供可靠的供應，所述可靠的供應也可能因向整個晶片傳輸這些信號的導體中的缺陷而在所述晶片內顯著地劣化。
此問題的一個解決方案是使用解耦電容器（DCAP）。附接至電網的晶片上DCAP（On-chip DCAP）可減小電源供應器引起的雜訊。本公開內容包括其中（例如，為製程均勻性、裝置性能提高、及晶片面積效率起見）將DCAP單元插進分接頭單元結構中的實施例。
圖1描繪根據一些實施例示出的具有DCAP單元的分接頭單元結構的示例圖。如圖1中所示，分接頭單元結構100對應於預定的晶片區域且包括彼此對角地放置的分接頭單元102及106。根據某些設計規則，所述預定的晶片區域的其餘部分不可用於分接頭單元。DCAP單元104及108替代不含有任何被動或主動電路結構的填充物單元來插進分接頭單元結構100中，以填充所述晶片區域中未被分接頭單元102及106佔據的其餘部分。
分接頭單元102包括主動區116（例如，包括閘極氧化物及擴散區）及將主動區116連接至電源軌138（例如，VDD）的一個或多個連接件(導體)118。分接頭單元106包括主動區126（例如，包括閘極氧化物及擴散區）及將主動區126連接至電源軌140（例如，VSS）的一個或多個連接件(導體)128。分接頭單元102及106沿一個或多個方向（例如，水準地及/或垂直地）鄰近DCAP單元104及108來放置。例如，分接頭單元102被放置在DCAP單元108的頂部上且位於DCAP單元104右邊，且分接頭單元106被放置在DCAP單元104之下且位於DCAP單元108左邊。應理解，本文中闡述的電路設計及/或機構並不限於任何具體的幾何結構、地點及/或方向。
作為實例，DCAP單元104及108彼此對角地放置。在一些實施例中，分接頭單元結構100不包括任何填充物單元。本文中提及的「填充物單元」是可含有阱以及電源導體及接地導體，但不具有任何被動或主動電路結構的單元。與DCAP單元104及108相比，由於填充物單元不含有任何被動或主動電路結構，因此所述填充物單元不在積體電路的運作中發揮任何顯著作用。相比之下，在一些實施例中，DCAP單元104、108用於減小積體電路中的雜訊（例如，電源供應器引起的雜訊）。在某些實例中，DCAP單元104、108包括電容器或起到電容器作用的元件（例如，電晶體）。以下闡述的圖2A、圖2B、及圖2C提供如何將電晶體配置成電容器的實例。在實例中，這些電容器或起到電容器作用的元件耦合在積體電路的電源供應器與電接地之間。在一些實施例中，由積體電路的元件（例如，所述電源供應器）造成的雜訊通過DCAP單元104、108的電容器來分流，因而減小所述雜訊對積體電路的其他部分的影響。例如，當積體電路的電路元件中發生切換時，這些電路元件中的電流需求發生改變。電流需求的這些變化導致由電源供應器提供的電源供應電壓出現波動（例如，電壓紋波（voltage ripple））。電源供應電壓中所述波動可具有相對高的頻率而包含可能對積體電路有害的雜訊。DCAP單元104、108的電容器（或起到電容器作用的元件）通過移除或減少電源供應電壓的電壓波動來抑制此雜訊。為了實現此目的，DCAP單元104、108的電容器在一些實施例中暫時起到積體電路的局部電源供應器的作用。例如，當電源供應電壓中的波動使所述電源供應電壓降低時，DCAP單元104、108的電容器短暫地供應處於正確的電壓的電源。這些電容器可被稱作「旁路電容器（bypass capacitor）」，原因是他們暫時地充當電源且為電源供應器提供旁路。
另外，DCAP單元104及108被插進分接頭單元結構100的預定的晶片區域中而非佔據額外的晶片區域。因此，可提高總的晶片面積效率。
圖2A根據一些實施例描繪分接頭單元結構的示例性示意電路圖。如圖2A中所示，在分接頭單元結構200中彼此對角地放置有兩個分接頭單元202及206，且在分接頭單元結構200中彼此對角地放置有兩個DCAP單元204及208。在一些實施例中，DCAP單元204包括一個或多個p型電晶體（例如，PMOS電晶體210及216）。另外，DCAP單元208包括一個或多個n型電晶體（例如，NMOS電晶體212及218）。因此，圖2A所示的分接頭單元結構包括具有p型電晶體的一個DCAP單元及具有n型電晶體的另一DCAP單元。在一些實施例中，DCAP單元204中的p型電晶體的基底（或主體）耦合至電源軌217（例如，VDD），且DCAP單元208中的n型電晶體的基底（或主體）耦合至電源軌214（例如，VSS）。在一些實施例中，DCAP單元204中的p型電晶體的閘極端子耦合至電源軌214，且DCAP單元208中的n型電晶體的閘極端子耦合至電源軌217。在一些實施例中，DCAP單元204中的p型電晶體的源極端子及汲極端子耦合至電源軌217，且DCAP單元208的n型電晶體的源極端子及汲極端子耦合至電源軌214。
為了進一步說明此示例性分接頭單元結構，參照圖2B。此圖提供圖2A所示分接頭單元結構的示例性輪廓圖290。圖2B中所示的輪廓圖290是在一些實施例中將圖2A所示的兩個分接頭單元結構200並排放置的結果。這例如示出於圖2C中，圖2C示出分接頭單元結構200A及200B被並排放置以產生圖2B中所示的示例性輪廓圖290。如圖2B中所示，在一些實施例中，所述結構形成在p型基底252上。分接頭單元206起到基底分接頭的作用且包括在p型基底252中形成的經重度摻雜p型（例如，P+）區256。分接頭單元206進一步包括導電引線268，導電引線268包括安置在經重度摻雜p型區256之上的電極或形成在所述電極上。在實例中，導電引線268將經重度摻雜p型區256耦合至與電接地對應的(VSS)電源軌214，且因此將p型基底252的電位設定成防止從鄰近的源極區/汲極區發生洩漏。
在圖2B中，分接頭單元202起到阱分接頭的作用且包括在n型阱254中形成的經重度摻雜n型（例如，N+）區266。分接頭單元202進一步包括導電引線282，導電引線282包括安置在經重度摻雜n型區266之上的電極或形成在所述電極上。在實例中，導電引線282將經重度摻雜n型區266耦合至(VDD)電源軌217，且因此將n型阱254的電位設定成防止從鄰近的源極區/汲極區向阱發生洩漏。在圖2B中，分接頭單元206（例如，所述基底分接頭）及分接頭單元202（例如，所述阱分接頭）被定位成彼此遠離適當距離且彼此電隔絕來防止閂鎖（例如，短路的一種類型）。在圖2B所示的實例中，分接頭單元202、206被DCAP單元204、208分隔。如以上參照圖2A所述，在一些實施例中，DCAP單元204包括一個或多個p型電晶體，且DCAP單元208包括一個或多個n型電晶體。在實例中， DCAP單元204、208分別的p型電晶體及n型電晶體作為電容器運作。具體來說，在一些實施例中，在DCAP單元204中，在以下位置形成有電容器：（i）經重度摻雜p型(P+)區262與閘極271之間；（ii）經重度摻雜p型(P+)區264與閘極271之間；以及（iii）閘極271與在閘極271之下的n型阱254中形成的溝道之間。相同地，在一些實施例中，在DCAP單元208中，在以下位置形成有電容器：（i）經重度摻雜n型(N+)區258與閘極273之間；（ii）經重度摻雜n型(N+)區260與閘極273之間；以及（iii）閘極273與在閘極273之下的p型基底252中形成的溝道之間。
如圖2B中所示，為了形成DCAP單元204的p型電晶體，在n型阱254中形成經重度摻雜p型（P+）區262、264。這些經重度摻雜p型區262、264包括p型電晶體的各自源極區及汲極區，進而使得在經重度摻雜p型區262上安置源極電極276，且在經重度摻雜p型區264上安置汲極電極280。在實例中，所述p型電晶體的閘極端子278（例如，包含例如多晶矽等一種或多種導電材料及閘極氧化物）耦合至(VSS)電源軌214（例如，電接地）。在實例中，n型阱254（例如，所述p型電晶體的「主體」）耦合至(VDD)電源軌217。在實例中，經重度摻雜p型區262、264耦合至(VDD)電源軌217。
為了形成DCAP單元208的n型電晶體，在p型基底252中形成經重度摻雜n型（N+）區258、260。這些經重度摻雜n型區258、260包括n型電晶體的各自源極區及汲極區，進而使得在經重度摻雜n型區258上安置源極電極270，且在經重度摻雜n型區260上安置汲極電極274。在實例中，所述n型電晶體的閘極端子272（例如，包含例如多晶矽等一種或多種導電材料及閘極氧化物）耦合至VDD電源軌217。在實例中，p型基底252（例如，所述n型電晶體的「主體」）耦合至(VSS)電源軌214。在實例中，經重度摻雜n型區258、260耦合至(VSS)電源軌214。
如以上所述，在實例中，相應的DCAP單元204、208的p型電晶體及n型電晶體作為電容器運作。通過以上所述的示例性電連接（例如，其中分接頭單元202、閘極端子272、及n型阱254連接至(VDD)電源軌217，且分接頭單元206、閘極端子278、及p型基底252連接至(VSS)電源軌214），DCAP單元204、208在一些實施例中用於減少包括DCAP單元204、208的積體電路中由電源供應器引起的雜訊。在一些實施例中，由電源供應器造成的雜訊通過各自DCAP單元204、208的p型電晶體及n型電晶體來分流，因而減小所述雜訊對積體電路的其他部分的影響。例如，各自DCAP單元204、208起到電容器作用的p型電晶體及n型電晶體移除或減少VDD電源軌217的電壓波動。為了實現此目的，在一些實施例中，當(VDD)電源軌線217中的波動使電源供應電壓降低時，DCAP單元204、208的電晶體短暫地供應處於正確的電壓的電源。
應注意，圖2A及圖2B所示的分接頭單元結構僅為實例。例如，儘管圖2B描繪p型基底252、n型阱254、及依據其是形成在p型基底252中還是n型阱254中而適合地摻雜有N+或P+的經重度摻雜p型區256至264，然而在其他實施例中所述分接頭單元結構有所變化。例如，可利用n型基底、p型阱、及依據其是形成在n型基底中還是p型阱中而適合地摻雜有N+或P+的區來形成相似的分接頭單元結構。另外，在一實施例中，DCAP單元204及208兩者均包括n型電晶體。在另一實施例中，DCAP單元204及208兩者均包括p型電晶體。在這些實施例中的每一者中，DCAP單元204、208的電晶體起到電容器的作用，以通過上述方式來減小電源供應器雜訊。
在一些實施例中，製作本文中所述的分接頭單元結構是利用互補金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor，CMOS）製造技術來實現。參照圖2B來闡述示例性製作製程。作為所述示例性製作製程的開始，提供(塊體)p型基底252。在一些實施例中，(塊體)p型基底252包括傳統的矽晶片，所述矽晶片已被摻雜以適合的雜質來形成經輕度摻雜的或經中度摻雜的p型晶片。接下來，實行在p型基底252中形成n型阱254的製程。阱區的形成是所屬領域中的普通技術人員熟知的且在一些實施例中包括：（i）在p型基底252之上形成適合的罩幕（例如，硬罩幕、軟罩幕、包含二氧化矽的罩幕等），所述罩幕包括位於p型基底252中將形成n型阱254的區域之上的開口；以及（ii）將n型摻雜劑（例如，砷等）植入至或擴散至p型基底252的被所述罩幕暴露出的一個或多個區域中。所述n型摻雜劑是以使得n型阱254成為經中度摻雜的或經輕度摻雜的n型的方式進行植入或擴散。
在形成n型阱254之後，移除（例如，剝除）用於形成n型阱254的罩幕。接下來，在一些實施例中，在p型基底252的表面上形成薄的閘極氧化物層（例如，具有2-10 nm的厚度等）。隨後，在所述薄的閘極氧化物層之上形成多晶矽層或其他導電層。在實例中，所述多晶矽層是通過化學氣相沉積（Chemical Vapor Deposition，CVD）製程形成。對所述多晶矽層及閘極氧化物層進行圖案化，以形成圖2B中所示的閘極結構。這種圖案化是利用所屬領域中的普通技術人員熟知的標準微影製程來實現。在一些實施例中，所述閘極結構充當罩幕，以容許電晶體的源極區及汲極區與所述閘極精確地對齊。
接下來，實行形成經重度摻雜n型（例如，N+）區258、260、266的製程。經重度摻雜n型區的形成是所屬領域中的普通技術人員所熟知的且在一些實施例中包括：（i）在包括所述閘極結構的p型基底晶片252的表面之上形成氧化物層（或另一適合的罩幕層），（ii）對所述氧化物層進行圖案化，以在p型基底晶片252之上形成適合的罩幕，所述罩幕包括多個開口，所述多個開口位於p型基底252中將形成經重度摻雜n型區258、260、266的區域之上；以及（iii）將n型摻雜劑植入至或擴散至p型基底252的被所述罩幕暴露出的區域中。所述n型摻雜劑是以使得經重度摻雜n型區258、260、266成為經重度摻雜的n型的方式進行植入或擴散。這與用於n型阱254的較輕的n型摻雜形成對比。
在形成經重度摻雜n型區258、260、266之後，移除在形成這些區時使用的罩幕，並實行形成經重度摻雜p型（例如，P+）區256、262、264的製程。經重度摻雜p型區的形成是所屬領域中的普通技術人員所熟知的且在一些實施例中包括：（i）在p型基底晶片252的表面之上形成氧化物層（或其他適合的罩幕層）；（ii）在p型基底晶片252之上形成適合的罩幕，所述罩幕包括多個開口，所述多個開口位於p型基底252中將形成經重度摻雜p型區256、262、264的區域之上；以及（iii）將p型摻雜劑（例如，硼）植入至或擴散至p型基底252的被所述罩幕暴露出的區域中。所述p型摻雜劑是以使得經重度摻雜p型區256、262、264成為經重度摻雜p型的方式進行植入或擴散。接著移除在形成經重度摻雜p型區256、262、264時使用的罩幕。接下來，使用金屬化製程來為導電引線(端子)268、源極電極(端子)270、閘極端子272、汲極電極(端子)274、源極電極(端子)276、閘極端子278、汲極電極(端子)280、導電引線(端子)282形成觸點或電極。對這些端子的電連接是根據上述連接來進行。電連接的形成被理解為設計佈線（design routing）（例如，配線（wiring））。
圖3根據一些實施例描繪示出分接頭單元結構200的局部佈局的示例圖。如圖3中所示，為DCAP單元204提供主動區302（例如，包括閘極氧化物及擴散區），且主動區302上安置有一個或多個閘極結構。例如，閘極結構304及306包含導電材料（例如，多晶矽）且分別對應於PMOS電晶體210及216的閘極端子。閘極結構304及306延伸至包括主動區310（例如，包括閘極氧化物及擴散區）的分接頭單元206中。在一些實施例中，主動區310向低電壓電源軌（例如，VSS）偏置。
另外，為DCAP單元208提供主動區312（例如，包括閘極氧化物及擴散區），且主動區312上安置有一個或多個閘極結構。例如，閘極結構316及314包括導電材料（例如，多晶矽）且分別對應於NMOS電晶體212及218的閘極端子。閘極結構316及314延伸至包括主動區308的分接頭單元202中。在一些實施例中，主動區308向高電壓電源軌（例如，VDD）偏置。
在一些實施例中，包括對角地安置的DCAP單元及分接頭單元的晶片（例如，如圖3中所示）被劃分成多個件，每一個件包括僅一個DCAP單元及一個分接頭單元。例如，如圖4中所示，晶片件包括含有一個或多個p型電晶體的DCAP單元402及分接頭單元404。為DCAP單元402提供主動區406，且主動區406上安置有閘極結構408及410。例如，閘極結構408及410包含導電材料（例如，多晶矽）且對應於DCAP單元402中的p型電晶體的閘極端子。閘極結構408及410延伸至包括主動區412的分接頭單元404中。例如，主動區412向低電壓電源軌（例如，VSS）偏置。
在一些實施例中，DCAP單元402相同於DCAP單元204，且分接頭單元404相同於分接頭單元206。圖4中所示的結構對應於圖3中所示結構的左半部分。
作為另一實例，如圖5中所示，晶片件包括含有一個或多個n型電晶體的DCAP單元504及分接頭單元502。為DCAP單元504提供主動區512，且主動區512上安置有閘極結構508及510。例如，閘極結構508及510包含導電材料（例如，多晶矽）且對應於DCAP單元504中的n型電晶體的閘極端子。閘極結構508及510延伸至包括主動區506的分接頭單元502中。例如，主動區506向高電壓電源軌（例如，VDD）偏置。
在一些實施例中，DCAP單元504相同於DCAP單元208，且分接頭單元502相同於分接頭單元202。圖5中所示結構對應於圖3中所示結構的右半部分。
圖6根據一些實施例描繪製造具有DCAP單元的分接頭單元結構的示例性流程圖。在步驟602中，形成初始分接頭單元結構（例如，分接頭單元結構100）。例如，在所述初始分接頭單元結構中形成一個或多個分接頭單元（例如，分接頭單元102及106）。所述初始分接頭單元結構對應於預定的晶片區域。在步驟604中，在所述預定的晶片區域內鄰近所述一個或多個分接頭單元形成一個或多個解耦電容器（DCAP）單元（例如，DCAP單元104及108）。在步驟606中，形成一個或多個連接結構（例如，連接件118及128）來將所述一個或多個解耦電容器單元電耦合至一個或多個電源軌。例如，所述DCAP單元通過所述一個或多個連接結構直接與VDD電源軌或VSS電源軌耦合。作為實例，DCAP單元通過所述一個或多個分接頭單元與VDD電源軌或VSS電源軌耦合。
圖7A及圖7B根據一些實施例描繪DCAP單元在包括準位轉換器單元的佈局中的使用。圖7A具體描繪包括多個準位轉換器單元702及多個DCAP單元704的平面700。圖7B具體描繪輪廓圖750，其中第一準位轉換器單元754、756通過DCAP單元752與第二準位轉換器單元758、760分隔。準位轉換器（也可被稱作「電壓準位轉換器」）通常用於將一個電壓電位轉化成另一個。例如，在實例中，利用準位轉換器將一個邏輯準位（例如，TTL準位）的準位電壓信號轉化成另一邏輯準位（例如，CMOS準位）。在電路設計佈局中，準位轉換器通常彼此分隔開恰當的距離，以防止因將各準位轉換器放置得過近而造成的非期望的狀況（例如，電壓擊穿狀況、洩漏等）。
在傳統方式中，通過填充物單元將準位轉換器彼此分隔開，所述填充物單元不含有任何被動或主動電路結構。這些填充物單元在準位轉換器之間提供所需的空間分隔，但另外不在積體電路的運作中發揮作用。與這些傳統方式相比，在當前公開內容的方式中，將DCAP單元放置於準位轉換器之間。DCAP單元在準位轉換器之間提供所需的空間分隔且還用於減小積體電路中的雜訊（例如，電源供應器引起的雜訊）。以上已闡述使用DCAP單元（例如，包括電容器或用以起到電容器作用的組件）來減小積體電路中的雜訊。
在圖7A中，使用DCAP單元704來在準位轉換器單元702之間提供空間分隔。圖7A所示的平面圖700因而與通常將填充物單元放置在準位轉換器單元之間的傳統平面圖不同。如以上所述，除提供所述空間分隔以外，DCAP單元704在實例中還減小雜訊在積體電路中的影響。應注意，圖7A中描繪的特定平面圖700僅為實例，且在其他實例中，DCAP單元及準位轉換器單元是以其他排列來放置。
在圖7B中，在輪廓圖750的左側安置第一(NMOS式)準位轉換器單元754及第一(PMOS式)準位轉換器單元756。在輪廓圖750的右側安置第二(NMOS式)準位轉換器單元760及第二(PMOS式)準位轉換器單元758。分隔左側及右側的分別準位轉換器的是(NMOS )DCAP單元752。在一些實施例中，以(NMOS) DCAP單元752分隔準位轉換器會防止因將各準位轉換器放置得過近造成的非期望狀況。此外，在一些實施例中，DCAP單元752會減小雜訊在積體電路中的影響。應注意，圖7B中描繪的特定輪廓圖750僅為實例，且在其他實施例中，DCAP單元及準位轉換器是以其他排列來放置。
根據一個實施例，一種電路包括：一個或多個電源軌以及分接頭單元結構。所述分接頭單元結構包括一個或多個解耦電容器單元及一個或多個分接頭單元。所述一個或多個分接頭單元電耦合至所述一個或多個電源軌。所述一個或多個解耦電容器單元鄰近所述分接頭單元安置且電耦合至所述一個或多個電源軌。
根據另一實施例，一種分接頭單元結構包括：一個或多個分接頭單元，安置在預定的晶片區域內；一個或多個解耦電容器單元，在所述預定的晶片區域內鄰近所述一個或多個分接頭單元安置；以及一個或多個連接結構，用以將所述一個或多個解耦電容器單元電耦合至一個或多個電源軌。
根據又一實施例，一種製造分接頭單元結構的方法包括：形成包括一個或多個分接頭單元的初始分接頭單元結構，所述初始分接頭單元結構對應於預定的晶片區域；在所述預定的晶片區域內形成鄰近所述一個或多個分接頭單元安置的一個或多個解耦電容器單元；以及形成一個或多個連接結構來將所述一個或多個解耦電容器單元電耦合至一個或多個電源軌。
根據一實施例，所述分接頭單元在所述分接頭單元結構中彼此對角地放置。所述解耦電容器單元在所述分接頭單元結構中彼此對角地放置。分接頭單元包括主動區及一個或多個連接結構，所述一個或多個連接結構將所述主動區耦合至所述一個或多個電源軌。所述解耦電容器單元包括延伸至所述分接頭單元的一種或多種導電材料。所述解耦電容器單元包括充當電容器的一個或多個電晶體。所述一種或多種導電材料對應於所述一個或多個電晶體的閘極端子。所述解耦電容器單元包括一個或多個主動區，所述一個或多個主動區被配置成向所述一個或多個電源軌偏置。所述一個或多個電源軌包括低電壓電源軌及高電壓電源軌，所述低電壓電源軌對應於電接地。沿第一方向鄰近第一解耦電容器單元且沿第二方向鄰近第二解耦電容器單元來放置第一分接頭單元。沿所述第一方向鄰近所述第二解耦電容器單元且沿所述第二方向鄰近所述第一解耦電容器單元來放置第二分接頭單元。所述第一分接頭單元被放置成對角地鄰近所述第二分接頭單元。所述第一解耦電容器單元被放置成對角地鄰近所述第二解耦電容器單元。所述第一解耦電容器單元包括充當電容器的一個或多個p型電晶體。並且所述第二解耦電容器單元包括充當電容器的一個或多個n型電晶體。所述第一解耦電容器單元包括充當電容器的一個或多個n型電晶體；並且所述第二解耦電容器單元包括充當電容器的一個或多個n型電晶體。所述第一解耦電容器單元包括充當電容器的一個或多個p型電晶體；並且所述第二解耦電容器單元包括充當電容器的一個或多個p型電晶體。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開內容的各個方面。所屬領域中的技術人員應知，他們可容易地使用本公開內容作為設計或修改其他製程及結構的基礎來實施與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開內容的精神及範圍，而且他們可在不背離本公開內容的精神及範圍的條件下對其作出各種改變、代替、及變更。
100‧‧‧分接頭單元結構
102、106、202、206、404、502‧‧‧分接頭單元
104、108、204、208、402、504、704‧‧‧解耦電容器（DCAP）單元
116、126、302、308、310、312、406、412、506、512‧‧‧主動區
118、128‧‧‧連接件
138、140‧‧‧電源軌
200、200A、200B‧‧‧分接頭單元結構
210、216‧‧‧PMOS電晶體
212、218‧‧‧NMOS電晶體
214‧‧‧電源軌
217‧‧‧電源軌
252‧‧‧p型基底
254‧‧‧n型阱
256‧‧‧經重度摻雜p型區
258‧‧‧經重度摻雜n型區
260‧‧‧經重度摻雜n型區
262‧‧‧經重度摻雜p型區
264‧‧‧經重度摻雜p型區
266‧‧‧經重度摻雜n型區
268‧‧‧導電引線
270‧‧‧源極電極
271、273‧‧‧閘極
272‧‧‧閘極端子
274‧‧‧汲極電極
276‧‧‧源極電極
278‧‧‧閘極端子
280‧‧‧汲極電極
282‧‧‧導電引線
290、750‧‧‧輪廓圖
304、306、314、316、408、410、508、510‧‧‧閘極結構
602、604、606‧‧‧步驟
700‧‧‧平面圖
702‧‧‧準位轉換器單元
752‧‧‧DCAP單元
754‧‧‧第一準位轉換器單元
756‧‧‧第一準位轉換器單元
758‧‧‧第二準位轉換器單元
760‧‧‧第二準位轉換器單元
由以下詳細說明伴隨所附圖式以瞭解本揭露的觀點。依據本產業的標準實務，各式特徵並非以等比例繪致。實際上，為了論述的明確性，各式特徵的尺寸可人為地增加或縮小。 圖1描繪根據一些實施例示出的具有解耦電容器（decoupling capacitor，DCAP）單元的分接頭單元結構的示例圖。 圖2A根據一些實施例描繪分接頭單元結構的示例性示意電路圖。 圖2B根據一些實施例描繪示例性分接頭單元結構的輪廓圖。 圖2C根據一些實施例描繪並排放置的兩個分接頭單元結構。 圖3根據一些實施例描繪示出如圖2A中所示的分接頭單元結構的局部佈局的示例圖。 圖4根據一些實施例描繪示出包括DCAP單元及分接頭單元的分接頭單元結構的示例圖。 圖5根據一些實施例描繪示出包括DCAP單元及分接頭單元的分接頭單元結構的另一示例圖。 圖6根據一些實施例描繪製造具有DCAP單元的分接頭單元結構的示例性流程圖。 圖7A及圖7B根據一些實施例描繪DCAP單元在包括準位轉換器單元的佈局中的使用。
100‧‧‧分接頭單元結構
102、106‧‧‧分接頭單元
104、108‧‧‧解耦電容器(DCAP)單元
116、126‧‧‧主動區
118、128‧‧‧連接件
138、140‧‧‧電源軌

Claims (1)

  1. 一種包括分接頭單元的電路，包括： 一個或多個電源軌；以及 分接頭單元結構，包括一個或多個解耦電容器單元及一個或多個分接頭單元， 所述一個或多個分接頭單元電耦合至所述一個或多個電源軌， 所述一個或多個解耦電容器單元鄰近所述分接頭單元安置且電耦合至所述一個或多個電源軌。
TW105135440A 2015-12-30 2016-11-02 包括分接頭單元的電路 TW201724454A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562272807P 2015-12-30 2015-12-30
US15/284,678 US10157910B2 (en) 2015-12-30 2016-10-04 Circuits and structures including tap cells and fabrication methods thereof

Publications (1)

Publication Number Publication Date
TW201724454A true TW201724454A (zh) 2017-07-01

Family

ID=59226622

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105135440A TW201724454A (zh) 2015-12-30 2016-11-02 包括分接頭單元的電路

Country Status (3)

Country Link
US (1) US10157910B2 (zh)
CN (1) CN106952943A (zh)
TW (1) TW201724454A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11720734B2 (en) 2017-09-06 2023-08-08 Apple Inc. Semiconductor layout in FinFET technologies

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734377B2 (en) * 2016-11-29 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
FR3062952B1 (fr) * 2017-02-13 2019-03-29 Stmicroelectronics (Crolles 2) Sas Condensateur de decouplage
US10878163B2 (en) 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including PG-aligned cells and method of generating layout of same
US10665673B2 (en) * 2018-06-28 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with non-gated well tap cell
US11562953B2 (en) * 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region
US12027525B2 (en) * 2020-07-28 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device, method, and system
US11562994B2 (en) * 2021-06-29 2023-01-24 Qualcomm Incorporated Dummy cell and tap cell layout structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206247B2 (en) * 2005-06-28 2007-04-17 Cypress Semiconductor Corporation Antifuse circuit with dynamic current limiter
JP4841204B2 (ja) * 2005-08-31 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2008016490A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置
US8106478B2 (en) * 2007-01-18 2012-01-31 Renesas Electronics Corporation Semiconductor device and storage medium
US8227846B2 (en) * 2010-02-12 2012-07-24 Advanced Micro Devices, Inc. Systems and methods for a continuous-well decoupling capacitor
US8896087B2 (en) * 2010-06-02 2014-11-25 Infineon Technologies Ag Shallow trench isolation area having buried capacitor
US10192859B2 (en) * 2011-05-11 2019-01-29 Texas Instruments Incorporated Integrated circuits and processes for protection of standard cell performance from context effects
US9082886B2 (en) * 2011-05-12 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Adding decoupling function for tap cells

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11720734B2 (en) 2017-09-06 2023-08-08 Apple Inc. Semiconductor layout in FinFET technologies
TWI826746B (zh) * 2017-09-06 2023-12-21 美商蘋果公司 鰭式場效電晶體(finfet)技術之半導體佈局

Also Published As

Publication number Publication date
US10157910B2 (en) 2018-12-18
CN106952943A (zh) 2017-07-14
US20170194319A1 (en) 2017-07-06

Similar Documents

Publication Publication Date Title
TW201724454A (zh) 包括分接頭單元的電路
JP5172654B2 (ja) 半導体装置
US8530931B2 (en) Semiconductor device and method of manufacturing the same
US8173491B2 (en) Standard cell architecture and methods with variable design rules
US10103223B2 (en) High voltage resistor with pin diode isolation
JP6468631B2 (ja) 積層保護デバイス及びその製造方法
US10062601B2 (en) Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US9111849B2 (en) High voltage resistor with biased-well
TW201724366A (zh) 半導體裝置及其製造方法
JP2011009387A (ja) 半導体装置およびその製造方法ならびにそれを用いたｄｃ−ｄｃコンバータ
CN101803022B (zh) 静电破坏保护元件、静电破坏保护电路、半导体装置及制法
CN103367407A (zh) 不通电的伪栅极
US8648425B2 (en) Resistors formed based on metal-oxide-semiconductor structures
CN107534063B (zh) 一种低损耗耦合电容器的装置和方法
CN108987391B (zh) 电源管理芯片及其形成方法
JP2017168478A (ja) 半導体装置及びその製造方法
TWI844403B (zh) 積體電路元件及其製造方法
US20240113099A1 (en) Integrated circuit protection device and method
US11705450B2 (en) Semiconductor structures and methods of forming the same
JPH11266019A (ja) 相補型トランジスタ
KR20110084106A (ko) 매설 금속 구조를 사용하여 상호연결된 수직 고위측 ｐｍｏｓ 및 수직 저위측 ｎｍｏｓ를 구비하는 단일체형 출력 스테이지
KR100866711B1 (ko) 반도체소자의 인버터 형성방법
CN117423702A (zh) 集成电路器件及其制造方法