JP4841204B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）基本セルを備える半導体装置に関する。
ＣＭＯＳ基本セルを複数用いたＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）、特に電源ノイズに敏感なアナログ回路とデジタル回路を混載したＬＳＩ等において、電源ノイズによる誤動作や動作速度の低下を抑制することすることが求められている。このため、基本セル数個毎にデカップリング容量を配置して耐電源ノイズ特性を向上させてきた。
特開平０２−２４１０６１号公報に電源電位と接地電位間にノイズ吸収用のバイパスコンデンサ（デカップリング容量）を備えたＣＭＯＳゲートアレイが開示されている（特許文献１参照）。特許文献１には、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタからなる基本セルを複数配列してなるＣＭＯＳゲートアレイにおいて、未使用の基本セルのＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのうち、Ｐチャネル型ＭＯＳトランジスタのソース及びドレインを電源電位配線に接続するとともにゲートを接地電位配線に接続し、Ｎチャネル型ＭＯＳトランジスタのソース及びドレインを接地電位配線に接続するとともに、ゲートを電源電位配線に接続してデカップリング容量を構成するＣＭＯＳゲートアレイが記載されている。
図１は、特許文献１に記載のデカップリング容量を備える基本セルのレイアウトの一例である。図１（ａ）は、下層から、素子の基板となるウェル層、拡散層、ポリシリコン層、コンタクト層の順で構成される素子部のレイアウト図である。図１（ｂ）は、図１（ａ）に示される素子部のＺ軸方向上部に配されるメタル配線層で構成される配線部のレイアウト図である。
図１（ａ）を参照して、従来例によるデカップリング容量を備える基本セルの素子部の構成は、複数のＣＭＯＳ基本セルとしてインバータセルを備えた回路領域と、未使用のＣＭＯＳインバータセルを利用したデカップリング容量セルと、基本セル内におけるトランジスタの基板電位を安定化するＴａｐ領域９００、９１０とを具備する。図１（ｂ）を参照して、配線部の構成は、Ｘ軸方向に延設され、電源ＶＤＤに接続される電源配線４００と、Ｘ軸方向に延設され、グランドＧＮＤに接続される接地配線５００とを具備する。回路領域内及びデカップリング容量内の各トランジスタは、コンタクトホール１３を介して電源電位ＶＤＤの電源配線４００に接続される。又、回路領域内及びデカップリング容量内の各トランジスタは、コンタクトホール１３を介して接地電位ＧＮＤの接地配線５００に接続される。
ＣＭＯＳインバータセルは、共通のゲート電極３００を有し、接続配線６００を介して相互に接続されたＰチャネル型ＭＯＳトランジスタ群Ｐ１０、Ｐ２０、Ｐ３０とＮチャネル型ＭＯＳトランジスタ群Ｎ１０、Ｎ２０、Ｎ３０とから構成される。又、Ｐチャネル型ＭＯＳトランジスタ群Ｐ１０、Ｐ２０、Ｐ３０は、Ｎ型ウェル１００上に設けられたＰ型拡散層１１０とゲート電極３００とから形成される。Ｎチャネル型ＭＯＳトランジスタ群Ｎ１０、Ｎ２０、Ｎ３０は、Ｐ型ウェル２００上に設けられたＮ型拡散層１２０とゲート電極３００とから形成される。ここで、Ｐチャネル型ＭＯＳトランジスタ群Ｐ１０、Ｐ２０、Ｐ３０の各ソースはコンタクトホール１３０及び配線４１０を介して電源配線４００に接続され、Ｎチャネル型ＭＯＳトランジスタ群Ｎ１０、Ｎ２０、Ｎ３０の各ソースはコンタクトホール１３０及び配線５１０を介して接地配線５００に接続される。
Ｔａｐ領域９００は電源ＶＤＤに接続される電源配線４００のＺ軸方向直下の領域に設けられる。Ｔａｐ領域９００はＰチャネル型ＭＯＳトランジスタ群Ｐ１０、Ｐ２０、Ｐ３０の基板となるＮ型ウェル１００を電源ＶＤＤに接続するためのＮ型拡散層１４０及びコンタクトホール１３０を備える。Ｔａｐ領域９００によって電源ＶＤＤとＮ型ウェル１００は接続され、Ｎ型ウェル１００の電位を安定化することができる。又、Ｔａｐ領域９１０はグランドＧＮＤに接続される接地配線５００のＺ軸方向直下の領域に設けられる。Ｔａｐ領域９１０は、Ｎチャネル型ＭＯＳトランジスタ群Ｎ１０、Ｎ２０、Ｎ３０の基板となるＰ型ウェル２００をグランドＧＮＤに接続するためのＰ型拡散層１５０及びコンタクトホール１３０を備える。Ｔａｐ領域９１０によってグランドＧＮＤとＰ型ウェル２００は接続され、Ｐ型ウェル２００の電位を安定化することができる。
従来技術によるデカップリング容量セルは、基本セルにおいて回路領域として利用されないＣＭＯＳインバータセルによって構成される。デカップリング容量セルは、配線５２０を介して接地配線５００に接続されたゲート電極３１０を有するＰチャネル型ＭＯＳトランジスタＤＣ１０と、配線４２０を介して電源配線４００に接続されたゲート電極３２０を有するＮチャネル型ＭＯＳトランジスタＤＣ２０とを備える。ここで、Ｐチャネル型ＭＯＳトランジスタＤＣ１０のソース・ドレイン拡散層は、コンタクトホール１３０及び配線４２０、４３０を介して電源配線４００に接続され、Ｎチャネル型ＭＯＳトランジスタＤＣ２０のソース・ドレイン拡散層は、コンタクトホール１３０及び配線５２０、５３０を介して接地配線５００に接続される。このような構成により、Ｐチャネル型ＭＯＳトランジスタＤＣ１０のゲート容量、及びＮチャネル型ＭＯＳトランジスタＤＣ２０のゲート容量によってデカップリング容量を構成し、回路領域に接続される電源ＶＤＤ及びグランドＧＮＤの電源ノイズを抑制することができる。
特開平０２−２４１０６１号公報
従来技術によるＬＳＩでは、上述のデカップリング容量セルを有した基本セルが、基本セル数個に１個の割合で配置される。従来技術による基本セルは回路領域として使用しないトランジスタのゲート容量をデカップリング容量として利用している。又、電源ノイズの抑制量を増大させるためには、ゲート面積を増大させる必要がある。このため、従来技術によるＬＳＩでは、電源ノイズを所望の値まで抑制する場合、ＬＳＩ内に配置するデカップリング容量セルの割合（数）を多くしなければならず、チップ面積が増大してしまうという問題があった。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
以上のような課題を解決するため、本発明による半導体装置は、複数のＣＭＯＳ基本セルが並べられた、ＣＭＯＳ基本セル列と、ＣＭＯＳ基本セル列に並設され、ＣＭＯＳ基本セル列に接続された第１の電源配線（４０）と、ＣＭＯＳ基本セル列に並設され、ＣＭＯＳ基本セル列に接続された第１の接地配線（５０）と、第１の電源配線の直下に設けられた第１のデカップリング容量（ＤＣ３、ＤＣ３’）と、前記第１の接地配線の直下に設けられた第２のデカップリング容量（ＤＣ４、ＤＣ４’）とを備え、第１のデカップリング容量（ＤＣ３、ＤＣ３’）は、ゲート電極が前記第１の接地配線に接続され、ソース・ドレイン拡散層が前記第１の電源配線に接続されたＰチャネル型ＭＯＳトランジスタによって形成され、第２のデカップリング容量（ＤＣ４、ＤＣ４’）は、ゲート電極が前記第１の電源配線に接続され、ソース・ドレイン拡散層が前記第１の接地配線に接続されたＮチャネル型ＭＯＳトランジスタによって形成されている。
本発明による半導体装置によれば、電流容量を確保するために一定の幅が必要な、電源配線と接地配線の直下のスペースを利用して、デカップリング容量を設けることにより、小さいチップ面積を維持しながら電源ノイズを抑制することができる。
又、電源ノイズによる誤動作及び動作速度の低下を抑制することができる。
以下、添付図面を参照して、本発明による半導体装置の実施の形態が説明される。本実施の形態では、ＣＭＯＳ基本セルとしてＣＭＯＳインバータを複数備えたＬＳＩにおいて、デカップリング容量が設けられたセルについて説明される。以下では、同一及び相当部分には同一符号を付して説明される。
（第１の実施の形態）
図２から図７を参照して、本発明による半導体装置の第１の実施の形態が説明される。
図２は、本発明による半導体装置の第１の実施の形態におけるレイアウト図である。
図３は、回路領域においてＣＭＯＳインバータを形成するＰチャネル型ＭＯＳトランジスタと、デカップリング容量セルを形成するＰチャネル型ＭＯＳトランジスタＤＣ１の断面構造図である。
図４は、回路領域においてＣＭＯＳインバータを形成するＮチャネル型ＭＯＳトランジスタと、デカップリング容量セルを形成するＮチャネル型ＭＯＳトランジスタＤＣ２の断面構造図である。
図５は、デカップリング容量を形成するＰチャネル型ＭＯＳトランジスタＤＣ３と、Ｔａｐ領域９０の断面構造図である。
図６は、デカップリング容量を形成するＮチャネル型ＭＯＳトランジスタＤＣ４と、Ｔａｐ領域９１の断面構造図である。
図２（ａ）は、下層から、素子の基板となるウェル層、拡散層、ポリシリコン層、コンタクト層の順で構成される素子部のレイアウト図である。図２（ｂ）は、図２（ａ）に示される素子部のＺ軸方向上部に配されるメタル配線層で構成される配線部のレイアウト図である。
図２（ａ）を参照して、本発明による半導体装置の素子部の構成は、複数のＣＭＯＳインバータセルを備えるＣＭＯＳ基本セル列からなる回路領域と、デカップリング容量と、基本セル列内におけるトランジスタの基板の電位を安定化するためのＴａｐ領域９０、９１とを具備する。図２（ｂ）を参照して、配線部の構成は、Ｘ軸方向に延設され、電源ＶＤＤに接続される電源配線４０と、Ｘ軸方向に延設され、グランドＧＮＤに接続される接地配線５０とを具備する。電源配線４０は基本セル列のＰチャネル型ＭＯＳトランジスタ側に並設され、接地配線５０は基本セル列のＮチャネル型トランジスタ側に並設されている。回路領域内及びデカップリング容量内の各トランジスタは、コンタクトホール１３を介して電源電位ＶＤＤの電源配線に接続される。又、回路領域内及びデカップリング容量内の各トランジスタは、コンタクトホール１３を介して接地電位ＧＮＤの接地配線に接続される。
ＣＭＯＳ基本セル列であるＣＭＯＳインバータセル列は、共通のゲート電極３０を有し、接続配線６０を介して相互に接続されたＰチャネル型ＭＯＳトランジスタ群Ｐ１、Ｐ２、Ｐ３とＮチャネル型ＭＯＳトランジスタ群Ｎ１、Ｎ２、Ｎ３とから構成される。図３は、図２（ａ）におけるＡ−Ａ’線の断面構造図である。図２及び図３を参照して、Ｐチャネル型ＭＯＳトランジスタ群Ｐ３は、Ｎ型ウェル１０上に設けられたＰ型拡散層１１とゲート電極３０とから形成される。ここで、Ｐチャネル型ＭＯＳトランジスタＰ３のＰ型拡散層１１はコンタクトホール１３及び配線４１を介して電源配線４０に接続され、電源電位ＶＤＤが入力される。図４は、図２（ａ）におけるＢ−Ｂ’線の断面構造図である。図２及び図４を参照して、Ｎチャネル型ＭＯＳトランジスタＮ３は、Ｐ型ウェル２０上に設けられたＮ型拡散層１２とゲート電極３０とから形成される。Ｎチャネル型ＭＯＳトランジスタＮ３のソースはコンタクトホール１３及び配線５１を介して接地配線５０に接続され、接地電位ＧＮＤが入力される。又、コンタクトホール１３及び接続配線６０を介してＰチャネル型トランジスタＰ３とＮチャネル型ＭＯＳトランジスタＮ３とが接続される。ＣＭＯＳ基本セル列で構成された回路領域は、このような構成のＣＭＯＳインバータセルを複数備える。尚、本実施の形態では、３つのＣＭＯＳインバータセルを回路領域としたが、回路領域に含まれるＣＭＯＳインバータセルの数はこれに限定されない。
本発明による半導体装置に含まれるデカップリング容量は、基本セルのうちＣＭＯＳインバータセルとして使用しされないＭＯＳトランジスタのゲート容量を利用したデカップリング容量セルと、電源配線４０又は接地配線５０のＺ軸下方の領域に配置されたＭＯＳトランジスタのゲート容量を利用したデカップリング容量領域とを備える。第１の実施の形態におけるデカップリング容量セルは回路領域に隣接して設けられ、デカップリング容量領域は、Ｔａｐ領域９０、９１と回路領域との間に配されて、回路領域に隣接して設けられる。
ＣＭＯＳインバータセルとして使用されないＭＯＳトランジスタを利用したデカップリング容量セルは、回路領域のＰチャネル型ＭＯＳトランジスタＰ３に隣接するＰチャネル型ＭＯＳトランジスタＤＣ１と、回路領域のＮチャネル型ＭＯＳトランジスタＮ３に隣接するＮチャネル型ＭＯＳトランジスタＤＣ２とを備える。図２及び図３を参照して、Ｐチャネル型ＭＯＳトランジスタＤＣ１は、Ｎ型ウェル１０上に設けられたＰ型拡散層１１とゲート電極３１とから形成される。ゲート電極３１は、コンタクトホール１３及び配線５２を介して接地配線５０に接続される。又、Ｐ型拡散層１１はコンタクトホール１３、配線４２及び配線４３を介して電源配線４０に接続される。このように、Ｐチャネル型ＭＯＳトランジスタＤＣ１のソース・ドレイン拡散層に電源電圧ＶＤＤが印加され、ゲートに接地電圧ＧＮＤが印加される。図２及び図３を参照して、Ｎチャネル型ＭＯＳトランジスタＤＣ２は、Ｐ型ウェル２０上に設けられたＮ型拡散層１２とゲート電極３２とから形成される。ゲート電極３２は、コンタクトホール１３及び配線４２を介して電源配線４０に接続される。又、Ｎ型拡散層１２はコンタクトホール１３、配線５２及び配線５３を介して接地配線５０に接続される。このように、Ｎチャネル型ＭＯＳトランジスタＤＣ２のソース・ドレイン拡散層に接地電圧ＧＮＤが印加され、ゲートに電源電圧ＶＤＤが印加される。このような構成により、図７（ａ）に示されるような、ソース・ドレイン拡散層が電源ＶＤＤに接続され、ゲートがグランドＧＮＤに接続されたＰチャネル型ＭＯＳトランジスタ１と、ソース・ドレイン拡散層がグランドＧＮＤに接続され、ゲートが電源ＶＤＤに接続されたＮチャネル型トランジスタ２とを備えるＭＯＳキャパシタが、デカップリング容量セルに形成される。
以上のように、デカップリング容量セルにおけるＰチャネル型ＭＯＳトランジスタＤＣ１のゲート容量とＮチャネル型ＭＯＳトランジスタＤＣ２のゲート容量とによって、回路領域に接続される電源ＶＤＤ及びグランドＧＮＤの電源ノイズを抑制することができる。尚、Ｐチャネル型ＭＯＳトランジスタＤＣ１及びＮチャネル型ＭＯＳトランジスタＤＣ２において、ソース・ドレイン拡散層の一方のみに、コンタクトホール１３が設けられる形態であっても構わない。この場合、デカップリング容量セルに形成されるＭＯＳキャパシタは、図７（ｂ）に示されるように各ＭＯＳトランジスタのソース・ドレイン拡散層の一方が開放された回路構成となる。
デカップリング容量領域は、電源配線４０のＺ軸方向直下の領域に設けられたＰチャネル型ＭＯＳトランジスタＤＣ３と、接地配線５０のＺ軸方向直下の領域に設けられたＮチャネル型ＭＯＳトランジスタＤＣ４とを備える。図５は、図２（ａ）におけるＣ−Ｃ’線の断面構造図である。図２及び図５を参照して、Ｐチャネル型ＭＯＳトランジスタＤＣ３は、ゲート電極３１及び配線５２を介して接地配線５０に接続されるゲート電極３３と、Ｎ型ウェル１０上に設けられたＰ型拡散層１１とから形成される。ゲート電極３３は、電源配線４０の直下に、電源配線の延在する方向と同じ方向に延在して形成されている。Ｐ型拡散層１１はコンタクトホール１３を介して電源配線４０に接続されている。このように、Ｐチャネル型ＭＯＳトランジスタＤＣ３のソース・ドレイン拡散層に電源電圧ＶＤＤが印加され、ゲートに接地電圧ＧＮＤが印加される。図６は、図２（ａ）におけるＤ−Ｄ’線の断面構造図である。図２及び図６を参照して、Ｎチャネル型ＭＯＳトランジスタＤＣ４は、ゲート電極３２及び配線４２を介して電源配線４０に接続されるゲート電極３４と、Ｐ型ウェル２０上に設けられたＮ型拡散層１２とから形成される。ゲート電極３４は、電源配線５０の直下に、電源配線の延在する方向と同じ方向に延在して形成されている。Ｎ型拡散層１２は、コンタクトホールを介して接地配線５０に接続されている。このように、Ｎチャネル型ＭＯＳトランジスタＤＣ４のソース・ドレイン拡散層に接地電圧ＧＮＤが印加され、ゲートに電源電圧ＶＤＤが印加される。このような構成により、図７（ａ）に示されるような、ソース・ドレイン拡散層が電源ＶＤＤに接続され、ゲートがグランドＧＮＤに接続されたＰチャネル型ＭＯＳトランジスタ１と、ソース・ドレイン拡散層がグランドＧＮＤに接続され、ゲートが電源ＶＤＤに接続されたＮチャネル型トランジスタ２とを備えるＭＯＳキャパシタが電源配線４０又は接地配線５０下の領域に形成される。
以上のように、電源配線４０又は接地配線５０のＺ軸方向下方の領域に設置されるデカップリング容量領域において、回路領域に接続される電源ＶＤＤ及びグランドＧＮＤの電源ノイズを抑制することができる。
又、Ｔａｐ領域９０は電源ＶＤＤに接続される電源配線４０のＺ軸方向直下の領域に設けられる。図２及び図５を参照して、Ｔａｐ領域９０は、Ｐチャネル型ＭＯＳトランジスタ群Ｐ１、Ｐ２、Ｐ３、ＤＣ３の基板となるＮ型ウェル１０を電源ＶＤＤに接続するＮ型拡散層１４及びコンタクトホール１３を備える。このようなＴａｐ領域９０によって電源ＶＤＤとＮ型ウェル１００は接続され、Ｎ型ウェル１０の電位を安定化することができる。Ｔａｐ領域９１はグランドＧＮＤに接続される接地配線５０のＺ軸方向直下の領域に設けられる。図２及び図６を参照して、Ｔａｐ領域９１は、Ｎチャネル型ＭＯＳトランジスタ群Ｎ１、Ｎ２、Ｎ３、ＤＣ４の基板となるＰ型ウェル２０をグランドＧＮＤに接続するためのＰ型拡散層１５及びコンタクトホール１３を備える。Ｔａｐ領域９１によってグランドＧＮＤとＰ型ウェル２０は接続され、Ｐ型ウェル２０の電位を安定化することができる。
以上のように、電源配線４０及び接地配線５０のＺ方向直下の空いている領域にＭＯＳトランジスタを形成して、より大きなゲート面積を確保することができる。このため、基本セル中の使用しないＭＯＳトランジスタのゲート容量をデカップリング容量として利用するとともに、電源配線４０及び接地配線５０の下の領域にゲート容量を形成することで、チップ面積の増加を抑制しつつ、デカップリング容量を増大させることができる。従って、小チップ面積で電源ノイズを抑制することが可能となる。
（第２の実施の形態）
図８から図１０を参照して、本発明による半導体装置の第２の実施の形態が説明される。
図８は、本発明による半導体装置の第２の実施の形態におけるレイアウト図である。
図９は、デカップリング容量を形成するＰチャネル型ＭＯＳトランジスタＤＣ３’と、Ｔａｐ領域９０の断面構造図である。
図１０は、デカップリング容量を形成するＮチャネル型ＭＯＳトランジスタＤＣ４’と、Ｔａｐ領域９１の断面構造図である。
第２の実施の形態における半導体装置は、第１の実施の形態におけるＰチャネル型ＭＯＳトランジスタＤＣ３及びＮチャネル型ＭＯＳトランジスタＤＣ４に換えてＰチャネル型ＭＯＳトランジスタＤＣ３’及びＮチャネル型ＭＯＳトランジスタＤＣ４’を備える構成である。
第２の実施の形態におけるデカップリング容量領域は、電源配線４０のＺ軸方向直下の領域に設けられたＰチャネル型ＭＯＳトランジスタＤＣ３’と、接地配線５０のＺ軸方向直下の領域に設けられたＮチャネル型ＭＯＳトランジスタＤＣ４’とを備える。図９は、図８（ａ）におけるＥ−Ｅ’線の断面構造図である。図８及び図９を参照して、Ｐチャネル型ＭＯＳトランジスタＤＣ３’は、ゲート電極３１及び配線５２を介して接地配線５０に接続されるゲート電極３３と、Ｎ型ウェル１０上に設けられたＰ型拡散層１１とから形成される。Ｐチャネル型ＭＯＳトランジスタＤＣ３’は、ソース又はドレインを形成するＰ型拡散層１１の一方のみ（回路領域側）に設けられたコンタクトホール１３を介して電源配線４０に接続されている。このため、Ｐチャネル型ＭＯＳトランジスタＤＣ３’のソース又はドレインの一方に電源電圧ＶＤＤが印加され、ゲートに接地電圧ＧＮＤが印加される。図１０は、図８（ａ）におけるＦ−Ｆ’線の断面構造図である。図８及び図１０を参照して、Ｎチャネル型ＭＯＳトランジスタＤＣ４’は、ゲート電極３２及び配線４２を介して電源配線４０に接続されるゲート電極３４と、Ｐ型ウェル２０上に設けられたＮ型拡散層１２とから形成される。Ｎチャネル型ＭＯＳトランジスタＤＣ４’は、ソース又はドレインを形成するＮ型拡散層１２の一方のみ（回路領域側）に設けられたコンタクトホール１３を介して接地配線５０に接続されている。このため、Ｎチャネル型ＭＯＳトランジスタＤＣ４’のソース又はドレインの一方に接地電圧ＧＮＤが印加され、ゲートに電源電圧ＶＤＤが印加される。このような構成により、図７（ｂ）に示されるような、ソース又はドレインの一方が電源ＶＤＤに接続され、ゲートがグランドＧＮＤに接続されたＰチャネル型ＭＯＳトランジスタ１と、ソース又はドレインの一方がグランドＧＮＤに接続され、ゲートが電源ＶＤＤに接続されたＮチャネル型トランジスタ２とを備えるＭＯＳキャパシタが電源配線４０又は接地配線５０下の領域に形成される。
第２の実施の形態によれば、電源配線４０又は接地配線５０直下の領域において、Ｔａｐ領域９０、９１と回路領域との間の面積が小さく、コンタクトホール１３を配置するスペースを多く確保できない場合に有効である。
（第３の実施の形態）
図１１を参照して、本発明による半導体装置の第３の実施の形態が説明される。
図１１は、本発明による半導体装置の第３の実施の形態におけるレイアウト図である。
第３の実施の形態におけるＴａｐ領域９０及びＴａｐ領域９１は、回路領域と接続する電源ＶＤＤ又はグランドＧＮＤとは別系統の電源又はグランドに接続される電源配線７０又は接地配線８０に接続される構成である。
図１１（ａ）は、下層から、素子の基板となるウェル層、拡散層、ポリシリコン層、コンタクト層の順で構成される素子部のレイアウト図である。図１１（ｂ）は、図１１（ａ）に示される素子部のＺ軸方向上部に配されるメタル配線層で構成される配線部のレイアウト図である。ここで第３の実施の形態における素子部は、第１の実施の形態と同じ構成であるので説明は省略される。
図１１（ｂ）を参照して、配線層において電源配線４０及び接地配線５０は、Ｘ軸方向に延設される。電源配線７０は、回路領域に電源電位ＶＤＤを与える電源配線４０に対し並行に設けられる。又、接地配線８０は、回路領域に接地電位ＧＮＤを与える接地配線５０に対し並行に設けられる。図１１（ａ）を参照して、Ｔａｐ領域９０は、電源配線７０のＺ軸方向直下に設けられ、Ｎ型拡散層１２及びコンタクトホール１３を介して電源配線７０に接続され、回路領域におけるＰチャネル型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３のＮ型ウェル１０の電位を安定化する。同様に、Ｔａｐ領域９１は、接地配線８０のＺ軸方向直下に設けられ、Ｐ型拡散層１５及びコンタクトホール１３を介して接地配線８０に接続され、回路領域におけるＮチャネル型ＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のＰ型ウェル２０の電位を安定化する。
本発明によるＴａｐ領域９０、９１は、基板ノイズに敏感なアナログ回路とデジタル回路が混載したＬＳＩ等において基板ノイズを遮断するガードリングの役割を担っている。第３の実施の形態における半導体装置のＴａｐ領域９０、９１は、回路領域に接続される電源ＶＤＤ又はグランドＧＮＤと異なる系統の電源配線７０又は接地配線８０に接続されるため、第１及び第２の実施の形態よりも効果的に基板ノイズを遮断することができる。尚、本実施の形態における素子部は第１の実施の形態と同様の構成として説明されたが、第２の実施の形態と同様の構成、すなわち一端が開放されたＭＯＳキャパシタを利用したデカップリング容量領域及びデカップリング容量セルが設けられた構成でも構わない。
以上のように、本発明による半導体装置によれば、電源配線及び接地配線下の空いている領域を有効に利用してゲート面積を大きくできるため、ＣＭＯＳ ＬＳＩのデジタル回路においてチップ面積を増大させることなく、電源ノイズの抑制量を増加することができる。このため、電源ノイズによる誤動作、動作速度の低下を抑制することができ、特に電源ノイズに敏感なアナログ・デジタル混載ＬＳＩ等では耐電源ノイズ特性を向上させることができる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。実施の形態において、ＣＭＯＳ基本セルとしてＣＭＯＳインバータを用いて説明したが、ＮＡＮＤゲート、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、フリップフロップ等任意のＣＭＯＳセルであってもよいし、これらの組み合わせて配置したＣＭＯＳ基本セルでもよい。又、第１及び２の実施の形態におけるＴａｐ領域９０、９１は、デカップリング容量領域の外側に設けられた構成であるが、図１２に示されるように、回路領域に隣接し、デカップリング容量領域と回路領域との間にＴａｐ領域９０及びＴａｐ領域９１を配置する構成であってもよい。この場合、図１２（ｂ）を参照して、Ｔａｐ領域９０は、回路領域のＰチャネル型トランジスタ群Ｐ１、Ｐ２、Ｐ３に隣接するＮ型ウェル１０にＮ型拡散層１４及びコンタクトホール１３が設けられ、電源配線４０に接続されてＮ型ウェル１０の電位を安定化する。又、Ｔａｐ領域９１は、回路領域のＮチャネル型トランジスタ群Ｎ１、Ｎ２、Ｎ３に隣接するＰ型ウェル２０にＰ型拡散層１５及びコンタクトホール１３が設けられ、接地配線５０に接続されてＰ型ウェル２０の電位を安定化する。尚、図１２（ａ）を参照して、配線部は第１及び第２の実施の形態と同じ構成である。
図１は、従来技術によるデカップリング容量を備えた半導体装置のレイアウト図である。 図２は、本発明によるデカップリング容量を備えた半導体装置の第１の実施の形態におけるレイアウト図である。 図３は、本発明に係る回路領域においてＣＭＯＳインバータを形成するＰチャネル型ＭＯＳトランジスタと、デカップリング容量セルを形成するＰチャネル型ＭＯＳトランジスタの断面構造図である。 図４は、本発明に係る回路領域においてＣＭＯＳインバータを形成するＮチャネル型ＭＯＳトランジスタと、デカップリング容量セルを形成するＮチャネル型ＭＯＳトランジスタの断面構造図である。 図５は、本発明に係るデカップリング容量を形成するＰチャネル型ＭＯＳトランジスタと、Ｔａｐ領域の断面構造図である。 図６は、本発明に係るデカップリング容量を形成するＮチャネル型ＭＯＳトランジスタと、Ｔａｐ領域の断面構造図である。 図７は、本発明に係るデカップリング容量を形成するＭＯＳキャパシタの回路図である。 図８は、本発明に係るデカップリング容量を備えた半導体装置の第２の実施の形態におけるレイアウト図である。 図９は、第２の実施の形態におけるデカップリング容量を形成するＰチャネル型ＭＯＳトランジスタと、Ｔａｐ領域の断面構造図である。 図１０は、第２の実施の形態におけるデカップリング容量を形成するＮチャネル型ＭＯＳトランジスタと、Ｔａｐ領域の断面構造図である。 図１１は、本発明によるデカップリング容量を備えた半導体装置の第３の実施の形態におけるレイアウト図である。 図１２は、本発明によるデカップリング容量を備える半導体装置の変形例のレイアウト図である。
符号の説明
１０、１００：Ｎ型ウェル
２０、２００：Ｐ型ウェル
３０、３１、３２、３３、３４、３００、３１０、３２０：ゲート電極（ポリシリコンゲート）
４０、４１、７０、４００、４１０：電源配線
５０、５１、８０、５００、５１０：接地配線
４１、４２、４３、５１、５２、５３、６０、４１０、４２０、４３０、５１０、５２０、５３０、６００：配線
９０、９１、９００、９１０：Ｔａｐ領域
１１、１５、１１０、１５０：Ｐ型拡散層
１２、１４、１２０、１４０：Ｎ型拡散層
１３、１３０：コンタクトホール
１６：ゲート絶縁膜
１７：絶縁膜
ＶＤＤ：電源（電源電位）
ＧＮＤ：グランド（接地電位）
１、Ｐ１、Ｐ２、Ｐ３、ＤＣ１、ＤＣ３、Ｐ１０、Ｐ２０、Ｐ３０、ＤＣ１０、ＤＣ３０：Ｐチャネル型ＭＯＳトランジスタ
２、Ｎ１、Ｎ２、Ｎ３、ＤＣ２、ＤＣ４、Ｎ１０、Ｎ２０、Ｎ３０、ＤＣ２０、ＤＣ４０：Ｎチャネル型ＭＯＳトランジスタ

Claims (6)

  1. 複数のＣＭＯＳ基本セルが並べられた、ＣＭＯＳ基本セル列と、
    前記ＣＭＯＳ基本セル列に並設され、前記ＣＭＯＳ基本セル列に接続された第１の電源配線と、
    前記ＣＭＯＳ基本セル列に並設され、前記ＣＭＯＳ基本セル列に接続された第１の接地配線と、
    前記第１の電源配線の直下に設けられた第１のデカップリング容量と、前記第１の接地配線の直下に設けられた第２のデカップリング容量とを備え、
    前記第１のデカップリング容量は、ゲート電極が前記第１の接地配線に接続され、ソース・ドレイン拡散層が前記第１の電源配線に接続されたＰチャネル型ＭＯＳトランジスタによって形成され、
    前記第２のデカップリング容量は、ゲート電極が前記第１の電源配線に接続され、ソース・ドレイン拡散層が前記第１の接地配線に接続されたＮチャネル型ＭＯＳトランジスタによって形成された、
    前記第１のデカップリング容量を構成する、前記Ｐチャネル型ＭＯＳトランジスタのソース・ドレイン拡散層の一方は、前記第１の電源配線に接続され、他方は開放され、
    前記第２のデカップリング容量を構成する、前記Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン拡散層の一方は、前記第１の接地配線に接続され、他方は開放されている
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ＣＭＯＳ基本セル列の端のＣＭＯＳ基本セルを構成するＰチャネル型ＭＯＳトランジスタに隣接して設けられた第３のデカップリング容量と、
    前記ＣＭＯＳ基本セル列の端のＣＭＯＳ基本セルを構成するＮチャネル型ＭＯＳトランジスタに隣接して設けられた第４のデカップリング容量とを更に具備し、
    前記第３のデカップリング容量は、ゲート電極が前記第１の接地配線に接続され、ソース・ドレイン拡散層が前記第１の電源配線に接続されるＰチャネル型ＭＯＳトランジスタによって形成され、
    前記第４のデカップリング容量は、ゲート電極が前記第１の電源配線に接続され、ソース・ドレイン拡散層が前記第１の接地配線に接続されるＮチャネル型ＭＯＳトランジスタによって形成される
    半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１の電源配線の直下に設けられ、Ｎ型基板を前記第１の電源配線に接続して前記Ｎ型基板の電位を固定するＮ型拡散層と、
    前記第１の接地配線の直下に設けられ、Ｐ型基板を前記第１の接地配線に接続して前記Ｐ型基板の電位を固定するＰ型拡散層とを更に備える
    半導体装置。
  4. 請求項１又は２に記載の半導体装置において、
    前記第１の電源配線に並設され、Ｎ型基板の電位を固定する第２の電源配線と、
    前記第１の接地配線に並設され、Ｐ型基板の電位を固定する第２の接地配線とを更に備える
    半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１の電源配線は、前記ＣＭＯＳ基本セル列に隣接して設けられ、前記第２の電源配線は、前記第１の電源配線に隣接して設けられており、
    前記第１の接地配線は、前記ＣＭＯＳ基本セル列に隣接して設けられ、前記第２の接地配線は、前記第１の接地配線に隣接して設けられている
    半導体装置。
  6. 請求項４に記載の半導体装置において、
    前記第２の電源配線は、前記ＣＭＯＳ基本セル列に隣接して設けられ、前記第１の電源配線は、前記第２の電源配線に隣接して設けられており、
    前記第２の接地配線は、前記ＣＭＯＳ基本セル列に隣接して設けられ、前記第１の接地配線は、前記第２の接地配線に隣接して設けられている
    半導体装置。
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