JP2001007293A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 面積増加を伴うことなく内部回路のレイアウ
トの容易化を図りかつクロックスキューを低減するとと
もに、効率的にクロックドライブ回路を配置する。 【解決手段】 半導体基板領域上にわたって延在して配
置されるリング配線（１）およびメッシュ配線（２）と
平面図的に見て重なり合うようにクロックドライバを形
成するクロックドライバ形成領域（３）を配置する。ク
ロックドライバ形成領域のために専用の余分の領域を設
ける必要がなく、またクロックドライバが回路装置内に
分散して配置されるため、この駆動能力調整によりクロ
ックスキューを低減でき、またクロックドライバ動作時
において、電磁ノイズを上層の配線により吸収すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に、クロックメッシュおよびフィッシュボ
ーン等のクロックネットワークにクロック信号を供給す
るためのクロックドライバを備える半導体集積回路装置
に関する。より特定的には、この発明は半導体集積回路
装置におけるクロックドライバのレイアウトに関する。

【０００２】

【従来の技術】ＬＳＩにおいてクロックメッシュおよび
フィッシュボーン等と呼ばれるクロックネットワークに
クロック信号を供給するためのクロックドライバは、こ
れらのクロックネットワークがＬＳＩ全体に及び、その
負荷容量が数百ｐＦと大きいため、大きな駆動能力が要
求される。また、ＬＳＩ（大規模集積回路）の高速化に
より、このＬＳＩの動作速度を決定するクロック周波数
も数百ＭＨｚからＧＨｚオーダーへと高速化している。
この極めて短いクロックサイクルに従って正確に動作す
るために、クロック信号のなまりおよびスキューに対し
ても厳しい仕様（立上がり／立下がり時間Ｔｒ／Ｔｆお
よびスキュー値＝１００ｐｓオーダー）が求められてい
る。これらのクロック信号に対する要求を満たすため
に、従来から、クロック分配に対し種々の工夫がなされ
ている。

【０００３】図１７は、従来の高速ＬＳＩの全体の構成
を概略的に示す図である。この図１７に示す高速ＬＳＩ
は、４つのメモリブロックＭＢ０〜ＭＢ３を含む命令メ
モリ１００と、この命令メモリ１００のメモリブロック
ＭＢ０およびＭＢ１から読出された命令をプリデコード
するためのプリデコーダ１０１ａと、命令メモリ１００
のメモリブロックＭＢ２およびＭＢ３から読出された命
令をプリデコードするためのプリデコーダ１０１ｂと、
プリデコーダ１０１ａおよび１０１ｂによりプリデコー
ドされた命令をデコードするデコーダ１０２と、このデ
コーダ１０２によりデコードされた命令に従って処理を
実行するためのデータパス１０９と、実行ユニットの１
つであるメモリユニット（ＭＵ）の動作を制御するため
のＭＵコントロール回路１０３と、命令を実行する命令
ユニット（ＩＵ）の動作を制御するためのＩＵコントロ
ール回路１０４と、データを格納するデータメモリ１０
７と、与えられたデータの可変長符号化および可変長復
号化を行なう可変長符号／復号回路（ＶＬＣ／ＶＬＤ）
１０８と、与えられたデータの巡回冗長符号による誤り
検出／訂正動作を行なう巡回冗長符号化ブロック（ＣＬ
Ｃ）１０６と、外部のメモリとのデータの授受および外
部装置との信号の入出力を行なうための周辺インタフェ
ース回路１０５を含む。

【０００４】メモリユニットＭＵは、処理部と周辺回路
ブロック１０５との間のデータの転送を制御する。

【０００５】この高速ＬＳＩは、さらに、クロック信号
を発生する位相同期回路（ＰＬＬ）１１０と、ＰＬＬ１
１０からのクロック信号を転送するリピータＲ０〜Ｒ７
と、リピータＲ０〜Ｒ７を介して転送されるクロック信
号を受けて出力ノードを高速でドライブして高速でクロ
ック信号を伝達するクロックドライバＣ０−Ｃ６を含
む。

【０００６】この高速ＬＳＩにおいては、ＰＬＬ１１０
からのクロック信号は一旦中央部のリピータＲ０に転送
され、次いで、この中央部のリピータＲ０から上下に設
けられたリピータＲ１およびＲ４へクロック信号が転送
される。これらのリピータＲ１およびＲ４から双方向に
クロック信号が伝達される。すなわちリピータＲ１から
その両側に設けられたリピータＲ２およびＲ３へクロッ
ク信号が転送され、またリピータＲ４からリピータＲ７
およびこのリピータＲ７と反対方向に設けられたリピー
タＲ５およびＲ６へクロック信号が転送される。リピー
タＲ７は、また、クロックドライバＣ４およびＣ６へク
ロック信号を転送する。

【０００７】一旦中央部へクロック信号を転送した後、
四方にクロック信号をリピータを介して分配することに
より、このクロック信号の伝搬距離をほぼ同じとして、
クロックスキューを低減することを図る。

【０００８】この図１７に示す高速ＬＳＩのクロックド
ライバの配置においては、リピータＲ０〜Ｒ７の駆動能
力および位置が、ＰＬＬ１１０からのクロック信号の遅
延が最小となるように選択されており、これにより、立
上がりおよび立下がりの急峻な波形を有するクロック信
号が伝達される。リピータＲ０〜Ｒ７およびクロックド
ライバＣ０〜Ｃ６をチップ上に分散して配置させること
により、高速クロック信号をその波形をなまらせること
なくまたスキューを生じさせることなく転送することを
図る。

【０００９】図１８は、従来の高速ＬＳＩの他の構成を
概略的に示す図である。図１８において、高速ＬＳＩ１
５０は、３つの分散して配置される演算ブロック１５０
ａ，１５０ｂおよび１５０ｃと、演算ブロック１５０ａ
および１５０ｂの間に配置されるクロックドライバ１５
１と、演算ブロック１５０ａおよび１５０ｂと演算ブロ
ック１５０ｃの間に配置されるクロックドライバ１５２
を含む。これらのクロックドライバ１５１および１５２
はＴ字形状に配置される。高速ＬＳＩ１５０の演算ブロ
ック１５０ａ〜１５０ｃは、たとえば浮動小数点演算ユ
ニット（ＦＰＵ）であり、演算ブロック１５０ａ、１５
０ｂおよび１０５ｃはそれぞれ浮動小数点演算処理を実
行する。

【００１０】クロックドライバ１５１および１５２が形
成される領域には、ゲートアレイが配置されており、マ
スタ工程で、これらのクロックドライバ１５１および１
５２における基本トランジスタの配置が形成される。ス
ライス工程におけるアルミニウム配線により、これらの
クロックドライバ１５１および１５２の駆動能力の調整
を行なう。これにより、演算ブロック１５０ａ−１５０
ｃにおける構成に応じて、クロックドライバ１５１およ
び１５２の駆動能力を調整して、最適化されたクロック
ドライバを実現して高速のクロック転送を実現する。

【００１１】

【発明が解決しようとする課題】図１７および図１８に
示す高速ＬＳＩにおいて、クロックドライバの駆動能力
を十分な値とし、クロックスキューを低減させるため
に、予めＬＳＩ全体の３％程度の大きな領域の場所を限
定してクロックドライバのために確保する必要がある。
特に図１８に示す高速ＬＳＩの場合、ゲートアレイによ
り、実際に使用される駆動能力よりも大きな駆動能力を
実現することができ、必要以上の面積を占める。したが
って、このクロックドライバの配置により、ＬＳＩのフ
ロアプランの自由度を低下させ、応じて使用することの
できないデッド領域が増加するため、クロックドライバ
が必要とする面積の増加以上の面積増加が生じ、高速Ｌ
ＳＩのチップ面積が増大するという問題が生じる。

【００１２】また、これらのクロックドライバの配置位
置は、固定的に定められており、このクロックネットワ
ークの配線の不均一（デッド領域の増加による）によ
り、このクロックドライブがクロックネットワークで不
均等となり、応じてクロックスキューの低減を十分に行
なうことができなくなるという問題が生じる。

【００１３】したがって、これらの図１７および図１８
に示す高速ＬＳＩにおいて、クロックネットワークに対
し、クロックスキューを低減させるための改善の余地が
生じる。

【００１４】またこれらの図１７および図１８に示す配
置においては、演算ブロック等の配置が定められた場
合、それに応じてクロックドライブの配置も応じて定め
られるため、クロックドライバの配置に対し汎用性が存
在しないという問題があった。

【００１５】それゆえ、この発明の目的は、面積増加を
生じさせることなく駆動能力の調整を容易に行なうこと
のできる半導体集積回路装置を提供することである。

【００１６】この発明のさらに他の目的は、内部回路配
置にかかわらず、容易にクロックドライバを最適な駆動
能力で配置して、クロックスキューおよびクロックドラ
イバのノイズを低減することのできる半導体集積回路装
置を提供することである。

【００１７】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、要約すれば、メッシュ状電源配置におい
てこの電源配線下にクロックドライバを敷きつめる。

【００１８】すなわち、請求項１に係る半導体集積回路
装置は、矩形状半導体基板領域周辺に沿ってループ状に
配列されて所定の電圧および／または信号を伝達するた
めのリング配線と、このリング配線により囲まれる領域
内上にわたって延在して配設されかつリング配線と接続
するメッシュ配線と、リング配線およびメッシュ配線配
置領域と平面図的に見て重なり合うように配設されるク
ロックドライバ形成領域を備える。クロックドライバ形
成領域に形成されるクロックドライバは、半導体基板領
域に形成される回路の動作タイミングを与えるクロック
信号を伝達する。

【００１９】請求項２に係る半導体集積回路装置は、請
求項１のリング配線およびメッシュ配線が電源電圧およ
び接地電圧をそれぞれ伝達する電源線および接地線を含
む。これらの電源線および接地線は互いに平行に配設さ
れる。クロックドライバ形成領域に形成されるクロック
ドライバは、平面図的に見てこれらの電源線および接地
線により、これらの間の領域を除いて実質的に覆われる
ように配置される。

【００２０】請求項３に係る半導体集積回路装置は、請
求項２の装置において、クロックドライバの出力信号を
伝達するクロック信号線が、電源線および接地線の間に
配置される。

【００２１】請求項４に係る半導体集積回路装置は、請
求項１の配線通過領域により複数のサブクロックドライ
バ形成領域に分割される。

【００２２】請求項５に係る半導体集積回路装置は、請
求項１のクロックドライバ形成領域に形成されるクロッ
クドライバが、入力段および出力段の２段のインバータ
を備える。入力段のインバータは出力段のインバータを
間に挟むように配置されかつ並列に動作する第１および
第２のインバータ回路を含む。

【００２３】請求項６に係る半導体集積回路装置は、請
求項１のクロックドライバ形成領域に形成されるクロッ
クドライバが、入力段および出力段の２段のインバータ
を含む。出力段のインバータは、入力段のインバータを
間に挟むように配置されかつ互いに並列に動作する第１
および第２のインバータ回路を含む。

【００２４】請求項７に係る半導体集積回路装置は、請
求項１のクロックドライバ形成領域に配置されるクロッ
クドライバは、コントロールゲートを有する絶縁ゲート
型電界効果トランジスタを備える。このコントロールゲ
ートは平面レイアウトにおいて凹凸状に配設される部分
を有する。

【００２５】請求項８に係る半導体集積回路装置は、請
求項７の絶縁ゲート型電界効果トランジスタが出力ノー
ドに接続されるドレイン領域をさらに有する。このドレ
イン領域と出力ノードを構成する配線との間の電気的コ
ンタクトをとるためのコンタクト孔とコントロールゲー
トの間隔は、最小設計寸法に設定される。

【００２６】請求項９に係る半導体集積回路装置は、請
求項４のサブクロックドライバ領域各々には、同一レイ
アウトでクロックドライバが形成される。非使用クロッ
クドライバは、入力ノードがリング配線およびメッシュ
配線に含まれる固定電圧伝達線に結合され、かつ出力ノ
ードがオープン状態に設定される。

【００２７】請求項１０に係る半導体集積回路装置は、
請求項９の装置において非使用のクロックドライバと使
用されるクロックドライバとは入力ノードおよび出力ノ
ードのスルーホールの位置が異なる。

【００２８】請求項１１に係る半導体集積回路装置は、
請求項１のクロックドライバ形成領域において形成され
るクロックドライバは、Ｐチャネル絶縁ゲート型電界効
果トランジスタとＮチャネル絶縁ゲート型電界効果トラ
ンジスタとを含む。この請求項１１に係る装置は、さら
に、このＰチャネル絶縁ゲート型電界効果トランジスタ
形成領域とＮチャネル絶縁ゲート型電界効果トランジス
タ形成領域との間に配設され、リング配線およびメッシ
ュ配線に含まれる第１の固定電圧を伝達する第１の固定
電圧伝達線に結合されるコントロールゲートとこれらの
リング配線およびメッシュ配線に含まれる第２の固定電
圧を伝達する第２の固定電圧伝達線に結合されるソース
およびドレイン領域とを有する絶縁ゲート型電界効果ト
ランジスタで構成されるキャパシタを備える。

【００２９】請求項１２に係る半導体集積回路装置は、
請求項１のクロックドライバ形成領域に形成されるクロ
ックドライバは、ソースおよびバックゲートがリング配
線およびメッシュ配線に含まれる固定電圧を伝達する固
定電圧伝達線に結合される絶縁ゲート型電界効果トラン
ジスタを含む。この絶縁ゲート型電界効果トランジスタ
のバックゲート形成領域を取囲むように固定電圧を受け
るガードリングが形成される。

【００３０】請求項１３に係る半導体集積回路装置は、
請求項４のサブクロックドライバ領域には、同一レイア
ウトのドライバが形成される。これら複数のサブクロッ
クドライバ領域は、クロック信号をドライブするクロッ
クドライバが配置される領域と、クロック信号と異なる
信号をドライブするドライバが配置される領域とを含
む。

【００３１】半導体基板領域上全面にわたって配設され
るリング配線およびメッシュ配線と重なり合うようにク
ロックドライバ形成領域を配置することにより、この半
導体基板領域内においては、基板占有面積を増加させる
ことなくクロックドライバを配置させることができる。
このクロックドライバは基板全面にわたって分散して配
置されるため、内部回路レイアウトに応じて適当なクロ
ックドライバを選択することにより、最適なクロックド
ライバ配置を実現することができる。

【００３２】

【発明の実施の形態】［実施の形態１］図１は、この発
明に従う半導体回路装置の配線レイアウトを概略的に示
す図である。図１において、この半導体回路装置は、矩
形状の半導体基板領域周辺に沿って延在して閉ループを
描くように配置されるリング配線１と、このリング配線
１内部領域上にわたって延在しかつメッシュ状に配設さ
れ、かつリング配線１に接続されるメッシュ配線２を含
む。このメッシュ配線２は、図１の水平方向に延在して
配設される配線２ａと、図１の垂直方向に延在して配設
される配線２ｂを含む。これらのリング配線１およびメ
ッシュ配線２は、少なくとも電源電圧Ｖｃｃを伝達する
電源線、および接地電圧Ｖｓｓを伝達する接地線を含
む。これらの電源線および接地線を半導体基板領域上に
メッシュ状に配設することにより、この基板領域内に形
成される内部回路への電源電圧および接地電圧をその近
傍領域の電源線／接地線から供給することができ、電源
強化が実現される。

【００３３】これらのリング配線１およびメッシュ配線
２には、また必要に応じてクロック信号を伝達するクロ
ック信号線が含まれる。このクロック信号線がメッシュ
配線２およびリング配線１に含まれる場合、内部回路へ
は、安定にクロック信号をその近傍のクロック信号線か
ら伝達することができ、クロック信号のなまりの低減お
よびクロックスキューの低減等が実現される。

【００３４】リング配線１およびメッシュ配線２は、内
部回路に安定に必要な電圧／信号を供給し、またその配
線抵抗を低減するために、通常配線幅の１０倍以上の配
線幅を有している。したがって、これらのリング配線１
およびメッシュ配線２は、大きな配線領域を必要とする
ため、多層配線プロセスにおいて、上層の配線層に、こ
れらのリング配線１およびメッシュ配線２が配設され
る。

【００３５】図２は、この発明の実施の形態１に従うク
ロックドライバの配置を概略的に示す図である。図２に
おいて、このリング配線１およびメッシュ配線２の配置
領域と平面図的に見て重なり合うように、クロックドラ
イバ形成領域３が配置される。このクロックドライバ形
成領域３に形成されるクロックドライバは、このクロッ
クドライバ形成領域３内に敷き詰めるように形成する。
必要とされる駆動能力に応じて、必要なクロックドライ
バのみその入力ノードおよび出力ノードをクロック信号
線に接続して動作させる。不要なクロックドライバは、
その入力ノードの電源線または接地線に接続し、出力ノ
ードをオープン状態に設定し、不作動状態とする。これ
により、クロックドライバの駆動能力を調整する。

【００３６】具体的に、たとえばクロックドライバが、
複数のカスケード接続されるインバータで構成される場
合、そのクロックドライバに要求される駆動能力に応じ
て、用いられるインバータの段数を調整する。または、
各インバータを構成するトランジスタの駆動能力を調整
する。クロックドライバ形成領域３には、このインバー
タを構成するトランジスタが敷き詰められており、必要
なトランジスタのみを使用する。

【００３７】図３は、この発明の実施の形態１における
半導体回路装置の断面構造を概略的に示す図である。図
３において、リング配線１またはメッシュ配線２は、ク
ロックドライバを形成するために必要な配線層より上層
に形成される電源電圧Ｖｃｃを伝達する電源線１ａおよ
び接地電圧Ｖｓｓを伝達する接地線１ｂを含む。このリ
ング配線１またはメッシュ配線２形成領域下部に、平面
図的にこれと重なり合うように、クロックドライバを形
成するトランジスタＴｒが形成される。このトランジス
タＴｒは、絶縁ゲート型電界効果トランジスタ（以下Ｍ
ＯＳトランジスタと称す）で構成される。そのゲートが
内部配線ＩＬにより接続される。この内部配線ＩＬは、
リング配線１およびメッシュ配線２よりも下層の配線層
に配設されており、この内部配線ＩＬが、リング配線１
およびメッシュ配線２とショートまたはバッティングす
ることはない。したがって、このクロックドライバ形成
領域３において、何らメッシュ配線２およびリング配線
１の影響を受けることなくトランジスタを形成して、こ
れらのＭＯＳトランジスタの相互接続を行なってクロッ
クドライバの形成および他回路との接続を行なうことが
できる。

【００３８】たとえば、ＰＬＬなとからの内部クロック
信号がたとえば中央部のクロックドライブ回路へ与えら
れ、四方へ分散して伝達される。

【００３９】以上のように、この発明の実施の形態１に
従えば、半導体基板領域上に配設されるリング配線およ
びメッシュ配線と平面図的に見て重なり合うようにクロ
ックドライバ形成領域を配置してこのクロックドライバ
形成領域内にクロックドライバを形成するトランジスタ
を敷き詰めて配置しているため、何らこの半導体基板領
域内に形成される内部回路のレイアウトに悪影響を及ぼ
すことなくクロックドライバを形成することができる。
また、半導体基板領域内にクロックドライバが分散して
配置されているため、任意の内部回路へ、高速でクロッ
ク信号を伝達することができる。またクロックドライバ
は、この半導体基板領域内に分散して配置されているた
め、内部回路のレイアウト時において、このクロックド
ライバの配置位置を考慮する必要がなく、内部回路のレ
イアウトに応じてクロックドライバを適宜配置すること
ができ、回路レイアウトの自由度を大幅に改善すること
ができる。また、クロックドライバ動作時の電磁輻射ノ
イズを上層の電源線／接地線で吸収できる。

【００４０】このクロックドライバ形成領域３に形成さ
れるクロックドライバの駆動能力は、そこに形成される
トランジスタを適宜選択することにより容易に調整する
ことができる。

【００４１】［実施の形態２］図４は、この発明の実施
の形態２に従う半導体回路装置の構成を概略的に示す図
である。図４に示す構成においては、クロックドライバ
形成領域は、リング配線およびメッシュ配線を横切る方
向に配設される配線を通過させるための配線通過領域４
０により、クロックドライバサブブロック４に分割され
る。このクロックドライバサブブロック４内においてク
ロックドライバが形成される。大きなクロックドライバ
を形成した場合、そのクロックドライバ内における遅延
が大きくなる（ドライブ回路の段数が増加するため）。
クロックドライバサブブロック４に分割することによ
り、このクロックドライバサブブロック４内に形成され
るドライブ回路の段数を低減して、その遅延時間を短縮
し、応じてクロックドライブの遅延を短縮する。

【００４２】また、クロックドライバの構成要素を相互
接続する配線と内部回路または他回路との接続を行なう
ための配線が錯綜した場合、このクロックドライバの動
作によるノイズが他回路への配線に乗り、他回路動作に
悪影響を及ぼす。配線通過領域４０を設け、この他回路
の配線とクロックドライバの相互接続の配線とを分離す
ることにより、このような配線の錯綜がなく、クロック
ドライバの動作によるノイズが他回路の動作に悪影響を
及ぼすのを防止する。

【００４３】また、配線通過領域４０を設けておくこと
により、クロックドライバサブブロック４内において、
クロックドライブ回路を余裕をもって他回路配線のレイ
アウトを考慮することなく配置することができる。

【００４４】［実施の形態３］図５は、この発明の実施
の形態３に従う半導体回路装置の構成を概略的に示す図
である。図５においては、電源電圧ＶＤＤを伝達する電
源線１０ａと接地電圧ＶＳＳを伝達する接地線１０ｂが
互いに平行に同相に配置される。これらの電源線１０ａ
および１０ｂの間に、クロックドライブ回路４ａの出力
信号を伝達するクロック出力線１３が配設される。この
クロック出力線１３は、電源線１０ａおよび接地線１０
ｂと同層に形成されかつこれらの間に配置される。クロ
ックドライブ回路４ａは、クロックドライバサブブロッ
ク４内に形成されるドライブ回路であってもよく、また
クロックドライバ形成領域３内に形成されるクロックド
ライバであってもよい。

【００４５】また、電源線１０ａおよび接地線１０ｂ
は、リング配線１およびメッシュ配線２のいずれに含ま
れてもよいが、その下部に、クロックドライブ回路４ａ
が形成されている。電源線１０ａおよび接地線１０ｂ
は、固定電圧を伝達する。したがって、これらの電源線
１０ａおよび接地線１０ｂの間にクロック出力線１３を
配設することにより、電源線１０ａおよび接地線１０ｂ
が静電シールド層として機能し、クロック出力線１３上
の信号変化が、ノイズとなって他回路に対し悪影響を及
ぼすのを防止することができる。

【００４６】なお、クロック出力線１３は、適当な箇所
で、他回路へクロック信号を伝達するために対応の他回
路へ結合されるため、たとえば配線通過領域において他
回路のクロック入力線と接続される。

【００４７】以上のように、この発明の実施の形態３に
従えば、クロックドライブ回路の出力クロックを伝達す
るクロック出力線を、リング配線またはメッシュ配線に
含まれる電源線および接地線の間に配設しているため、
この電源線および接地線がクロック出力線に対する静電
遮蔽層として機能し、クロック信号が容量結合により他
回路へノイズとして伝達されて、他回路を誤動作させる
のを防止することができる。

【００４８】［実施の形態４］図６（Ａ）−（Ｃ）は、
この発明の実施の形態４に従うクロックドライバの構成
を概略的に示す図である。図６（Ａ）に示すように、ク
ロックドライバサブブロック４において形成されるクロ
ックドライブ回路を、２段のカスケード接続されるイン
バータＡおよびＢで構成する。入力段のインバータＡ
は、そのサイズを小さくして、入力インピーダンスを小
さくする。一方、出力段のインバータＢは、サイズを大
きくして、出力インピーダンスを小さくし、また次段負
荷を高速で駆動する。

【００４９】図６（Ａ）に示すようなクロックドライブ
回路を所定数接続してクロックドライバを形成すること
により、そのサイズが順次大きくされるインバータをカ
スケード接続することにより１つのクロックドライバを
構成する場合に比べて、信号伝搬遅延を低減することが
できる。

【００５０】図６（Ｂ）は、この発明の実施の形態４に
おけるクロックドライブ回路の平面レイアウトを概略的
に示す図である。図６（Ｂ）において、電源電圧ＶＤＤ
を伝達する電源線１０ａ下層に、ＰチャネルＭＯＳトラ
ンジスタを形成する領域が設けられ、また接地電圧ＶＳ
Ｓを伝達する接地線１０ｂの下層に、ＮチャネルＭＯＳ
トランジスタを形成する領域が設けられる。これらの電
源線１０ａおよび接地線１０ｂは、たとえば第２層アル
ミニウム配線層に形成される。

【００５１】入力段インバータＡは、２つのＣＭＯＳイ
ンバータ回路に分割される。すなわち、図６（Ｂ）にお
いて、出力段インバータＢを間に挟むように、２つのＣ
ＭＯＳインバータ回路Ａ１およびＡ２が配置される。こ
れらのＣＭＯＳインバータ回路Ａ１およびＡ２において
ＰチャネルＭＯＳトランジスタのソース領域ＰＳがコン
タクト孔６１を介して中間の第１層アルミニウム配線層
に接続される。この中間の第１層アルミニウム配線層は
コンタクト孔６２を介して電源線１０ａに接続される。
またＮチャネルＭＯＳトランジスタのソース領域ＮＳ
は、コンタクト孔６１を介して第１層アルミニウム配線
層に接続され、第１層アルミニウム配線層がコンタクト
孔６２を介して接地線１０ｂに接続される。ＣＭＯＳイ
ンバータ回路Ａ１およびＡ２において、ドレイン領域が
第１層アルミニウム配線層５０ａおよび５０ｂで相互接
続される。

【００５２】間に形成される出力段インバータＢも同
様、ＣＭＯＳインバータ回路で構成される。この出力段
インバータＢにおいてＰチャネルＭＯＳトランジスタの
ソース領域ＰＳおよびドレイン領域ＰＤが交互に配置さ
れる。これらのＰチャネルＭＯＳトランジスタのソース
領域ＰＳが、電源線１０ａに接続される。同様、この出
力段インバータＢのＮチャネルＭＯＳトランジスタのソ
ース領域ＮＳおよびドレイン領域ＮＤが交互に配置され
る。ソース領域ＮＳが、接地線１０ｂに接続される。Ｐ
チャネルＭＯＳトランジスタのドレイン領域ＰＤとＮチ
ャネルＭＯＳトランジスタのドレイン領域ＮＤが第１層
アルミニウム配線５１により相互接続される。これらの
ソース領域およびドレイン領域の間に、対応するＭＯＳ
トランジスタのゲート電極を構成するゲート電極層Ｇが
配置される。入力段インバータＡ１およびＡ２のドレイ
ン領域ＰＤが第２層アルミニウム層５２により、出力段
インバータＢのゲート電極層にコンタクト孔を介して接
続される。配線層５２は第２層アルミニウム配線層であ
り、ゲート電極層Ｇは第１層ポリシリコン層であるた
め、この出力段インバータＢのゲート電極層と配線５２
との接続には、中間に第１層アルミニウム配線が介在す
る。

【００５３】配線５１は、また電源線１０ａ外側に設け
られる第２層アルミニウム配線層に形成される出力線６
３に接続され、また入力段インバータＡ１およびＡ２の
ＭＯＳトランジスタに対するゲート電極Ｇが、接地線１
０ｂの外側に配置される第２層アルミニウム配線層の入
力線６２に接続される。

【００５４】図６（Ｃ）は、図６（Ｂ）に示すクロック
ドライブ回路の電気的等価回路を示す図である。図６
（Ｃ）に示すように、ＣＭＯＳインバータ回路Ａ１およ
びＡ２の間に、出力段インバータＢを構成するＭＯＳト
ランジスタが配置される。ＣＭＯＳインバータ回路Ａ１
はＭＯＳトランジスタＰＱ１およびＮＱ１で構成され、
ＣＭＯＳインバータ回路Ａ２は、ＭＯＳトランジスタＰ
Ｑ２およびＮＱ２で構成される。これらのＭＯＳトラン
ジスタＰＱ１，ＰＱ２，ＮＱ１およびＮＱ２のゲートに
入力クロック信号が与えられる。

【００５５】出力段インバータＢは、互いに並列に設け
られるＰチャネルＭＯＳトランジスタＰＱ３−ＰＱ８
と、これらのＭＯＳトランジスタＰＱ３−ＰＱ８それぞ
れに対応して設けられるＮチャネルＭＯＳトランジスタ
ＮＱ３−ＮＱ８を含む。ＭＯＳトランジスタＰＱ３−Ｐ
Ｑ８は、隣接するＭＯＳトランジスタ対のドレインが１
つの共通のコンタクト孔を介して出力線に結合され、同
様、ＭＯＳトランジスタＮＱ３−ＮＱ８も、隣接するＭ
ＯＳトランジスタが共通のコンタクト孔を介してドレイ
ンが出力線に接続される。これらのＭＯＳトランジスタ
ＰＱ３−ＰＱ８およびＮＱ３−ＮＱ８のゲートへ、ＣＭ
ＯＳインバータ回路Ａ１およびＡ２の出力信号が与えら
れる。

【００５６】ＣＭＯＳインバータ回路Ａ１およびＡ２が
両側から、この出力段インバータＢに含まれるＣＭＯＳ
インバータ回路のゲートを駆動している。したがって、
入力段インバータＡ（Ａ１，Ａ２）の出力信号が、高速
で、出力段インバータＢの入力部に伝達され、信号伝搬
遅延が生じることなく、入力クロック信号に応じて、高
速で出力クロック信号を生成することができる。出力段
インバータＢのＣＭＯＳインバータ回路（ＭＯＳトラン
ジスタＰＱ３−ＰＱ８およびＮＱ３−ＮＱ８）のゲート
は、両側に設けられたＣＭＯＳインバータ回路Ａ１およ
びＡ２の出力信号により駆動されており、これらの出力
段インバータＢのＣＭＯＳインバータ回路に対する入力
信号の到達時間が同一となり、ほぼ同じタイミングで出
力線が駆動されるため、高速で出力クロック信号が生成
される。

【００５７】これにより、高速動作するクロックドライ
ブ回路が実現され、クロックドライバ内における信号遅
延（ゲート遅延）を低減することができ、スキューの少
ないクロック信号を伝達することが可能となる。

【００５８】［実施の形態５］図７（Ａ）−（Ｃ）は、
この発明の実施の形態５に従うクロックドライバの構成
を示す図である。図７（Ａ）に示すように、この実施の
形態５においても、クロックドライバサブブロック４に
おいては、２段の互いに駆動力の異なるインバータ回路
ＡおよびＢが形成される。

【００５９】図７（Ｂ）は、この発明の実施の形態５に
おけるクロックドライブ回路の平面レイアウトを概略的
に示す図である。この実施の形態５においても、電源線
１０ａと接地線１０ｂが平行に配置され、電源線１０ａ
の下層に、ＰチャネルＭＯＳトランジスタ形成領域Ｐが
設けられ、接地線１０ｂの下層に、ＮチャネルＭＯＳト
ランジスタ形成領域Ｎが配置される。出力段インバータ
Ｂが、２つのＣＭＯＳインバータ回路Ｂ１およびＢ２に
分割され、これらのＣＭＯＳインバータ回路Ｂ１および
Ｂ２の間の中央部に、入力段インバータＡが配置され
る。この入力段インバータＡのゲート電極Ｇは、コンタ
クト孔およびスルーホールを介して入力信号を伝達する
第２層アルミニウム層に形成されるクロック入力線６２
に結合される。ここで、図７（Ｂ）において、図６
（Ｂ）と同様、白い四角印は、第１層アルミニウム配線
のソース／ドレインまたはゲート電極層とのコンタクト
を示し、黒い四角印は、第１層アルミニウム配線と第２
層アルミニウム配線とを接続するためのスルーホールを
示す。

【００６０】入力段インバータＡのＰチャネルＭＯＳト
ランジスタのソース領域ＰＳは、電源線１０ａに接続さ
れ、またＮチャネルＭＯＳトランジスタのソース領域Ｎ
Ｓが接地線１０ｂに接続される。これらの入力段インバ
ータＡのＭＯＳトランジスタのドレイン領域ＰＤおよび
ＮＤは、第２層アルミニウム配線層に形成される配線５
２に電気的に接続される。

【００６１】インバータ回路Ｂ１およびＢ２は、ＣＭＯ
Ｓインバータ回路の構成を備え、ＰチャネルＭＯＳトラ
ンジスタ形成領域Ｐにおいてはドレイン領域ＰＤとソー
ス領域ＰＳが交互に配置され、ソース領域ＰＳおよびド
レイン領域ＰＤは、それぞれ２つの隣接するＭＯＳトラ
ンジスタにより共有される。同様、ＮチャネルＭＯＳト
ランジスタ形成領域Ｎにおいても、ドレイン領域ＮＤと
ソース領域ＮＳが交互に配置され、ドレイン領域ＮＤお
よびソース領域ＮＳは、隣接する２つのＭＯＳトランジ
スタによりそれぞれ共有される。

【００６２】出力段ＣＭＯＳインバータ回路Ｂ１および
Ｂ２のＭＯＳトランジスタのドレイン領域ＰＤおよびＮ
Ｄが出力線６３に電気的に接続される。配線５２は、ま
た出力段ＣＭＯＳインバータ回路Ｂ１およびＢ２のＭＯ
Ｓトランジスタのゲート電極Ｇに電気的に接続される。

【００６３】中央部に配置された入力段インバータＡか
らの出力信号が、配線５２を介して両側に設けられた出
力段ＣＭＯＳインバータ回路Ｂ１およびＢ２に伝達され
る。

【００６４】図７（Ｃ）は、図７（Ｂ）に示すクロック
ドライブ回路の電気的等価回路を示す図である。図７
（Ｃ）に示すように、入力段インバータＡは、２つのＰ
チャネルＭＯＳトランジスタＰＱ１およびＰＱ２と２つ
のＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２で
構成される。

【００６５】出力段ＣＭＯＳインバータ回路Ｂ１は、３
つのＰチャネルＭＯＳトランジスタＰＱ３−ＰＱ５と３
つのＮチャネルＭＯＳトランジスタＮＱ３−ＮＱ５で構
成される。出力段ＣＭＯＳインバータ回路Ｂ２は、３つ
のＰチャネルＭＯＳトランジスタＰＱ６−ＰＱ８と３つ
のＮチャネルＭＯＳトランジスタＮＱ６−ＮＱ８で構成
される。

【００６６】この入力段インバータＡの出力信号は、互
いに反対方向に出力段ＣＭＯＳインバータ回路Ｂ１およ
びＢ２に伝達される。したがって、この入力段インバー
タＡからの出力信号は、同じ時間で、これらの出力段Ｃ
ＭＯＳインバータ回路Ｂ１およびＢ２に伝達され、ＣＭ
ＯＳインバータ回路Ｂ１およびＢ２は、実質的に同じタ
イミングで動作し、クロック出力線６３を駆動する。入
力段インバータＡは、出力段インバータＢ（Ｂ１，Ｂ
２）の中央部に配置されており、この入力段インバータ
Ａの出力信号が、出力段ＣＭＯＳインバータ回路Ｂ１お
よびＢ２まで伝達される距離は短く、その信号伝搬遅延
は小さい。したがって、このクロックドライブ回路内に
おける信号遅延を小さくすることができ、高速動作する
クロックドライブ回路を実現することができる。

【００６７】以上のように、出力段インバータ回路を２
つに分割し中央部に入力段インバータを配置しているた
め、入力段インバータの信号伝搬距離を短くすることが
でき、また出力段インバータへの入力信号の伝達距離を
同じとすることができ、このクロックドライバ内におけ
る信号伝搬遅延（ゲート遅延）を低減することができ、
高速動作するクロックドライブ回路を実現することがで
きる。

【００６８】［実施の形態６］図８（Ａ）は、この発明
の実施の形態６に従うクロックドライブ回路の構成の一
例を示す図である。図８（Ａ）において、電源線１０ａ
と接地線１０ｂの間に、クロックドライブ回路を構成す
るＣＭＯＳインバータが配置される。この電源線１０ａ
および接地線１０ｂの間の領域内に、クロックドライブ
回路を配置する必要があり、このクロックドライブ回路
の高さ方向（電源線から接地線への方向）についての制
約が生じる。クロックドライブ回路形成領域は、メッシ
ュ／リング配線配置領域より幅が小さい。ＭＯＳトラン
ジスタは、そのチャネル幅を大きくとり、電流駆動力を
大きくする必要がある。図６（Ｂ）および図７（Ｂ）に
示すレイアウトにおいては、ドライブ回路を構成するＭ
ＯＳトランジスタを並列に接続して、チャネル幅を等価
的に大きくして、その電流駆動力を大きくしている。

【００６９】この図８（Ａ）に示す構成においては、こ
の高さ方向についての制約下でも、トランジスタの実効
チャネル幅を十分に確保し、かつドレイン容量を低減す
ることを図る。

【００７０】図８（Ａ）において、トランジスタフィー
ルド領域８ｐ内にＰチャネルＭＯＳトランジスタが形成
され、また接地線１０ｂ下に形成されるトランジスタフ
ィールド領域１２ｎ内にＮチャネルＭＯＳトランジスタ
が形成される。このトランジスタフィールド１２ｐに形
成されるソース領域は、櫛形形状に形成され、コンタク
ト孔６を介してその上層に同様に櫛形形状に形成された
第１層アルミニウム配線層８ｐに電気的に接続される。
この第１層アルミニウム配線層８ｐは、スルーホール７
を介して電源線１０ａに電気的に接続される。

【００７１】トランジスタフィールド１２ｐの中央部
に、複十字形状を有し、この櫛形形状のソース領域と噛
合するようにドレイン領域が形成される。このドレイン
領域上に、同様、複十字形状の第１層アルミニウム配線
８ｄが形成される。ドレイン領域が、この第１層アルミ
ニウム配線８ｄとコンタクト６を介して電気的に接続さ
れる。

【００７２】これらのドレイン領域およびソース領域の
間に、ジグザグ状に、ゲート電極層５が配設される。こ
のゲート電極層５は、クロック入力線９ｉに電気的に接
続される。トランジスタフィールド１２ｎにおいても、
同様、ソース領域がコの字形状に形成され、このソース
領域は、同様コの字形状の第１層アルミニウム配線８ｎ
にコンタクト６を介して電気的に接続される。このトラ
ンジスタフィールド１２ｎの中央部に、十字形状にドレ
イン領域が形成され、このドレイン領域上に同様十字形
状の第１層アルミニウム配線８ｎｄが形成される。ドレ
イン領域およびソース領域の間に同様凹凸形状の有する
ゲート電極層５が配設され、クロック入力線９ｉに接続
される。

【００７３】ドレイン電極となる第１層アルミニウム配
線８ｐｄおよび８ｎｄは、スルーホール７を介してクロ
ック出力線９ｏに電気的に接続される。これらのクロッ
ク入力線９ｉおよびクロック出力線９ｏは第２層アルミ
ニウム配線で形成される。

【００７４】ゲート電極５を平面図的に見てジグザグ状
に折曲げて配設することにより、ＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳトランジスタのゲート
長さを長くし、応じてチャネル幅Ｗを大きくする。これ
により、クロックドライバの高さ方向における電源線１
０ａおよび接地線１０ｂのピッチに起因する制約が存在
する場合においても、十分大きな電流駆動力を有するＭ
ＯＳトランジスタを得ることができる。

【００７５】また、ゲート電極層５とドレインコンタク
ト６の間の領域には、できるだけ、設計ルールの最小値
を用いる。これにより、ＭＯＳトランジスタのドレイン
面積を低減し、ドレイン接合容量に起因するドレイン容
量を低減させ、高速で出力信号を出力する。

【００７６】図８（Ｂ）は、図８（Ａ）に示すクロック
ドライブ回路の電気的等価回路を示す図である。トラン
ジスタフィールド１２ｐには、ＰチャネルＭＯＳトラン
ジスタＰＱａおよびＰＱｂが形成され、トランジスタフ
ィールド１２ｎに、ＮチャネルＭＯＳトランジスタＮＱ
ａおよびＮＱｂが形成される。これらのＭＯＳトランジ
スタＰＱａ，ＰＱｂ，ＮＱａおよびＮＱｂのゲートを高
さ方向についての長さを、図８（Ａ）に示すジグザグ形
状（または櫛形形状）に形成して、チャネル幅を広くす
る。また、ドレイン面積は、できるだけ小さくし、この
ドレイン容量を小さくする。これにより、クロック出力
線９ｏに接続する寄生容量を低減し、高速で出力信号を
駆動する。

【００７７】以上のように、この発明の実施の形態６に
従えば、ゲート電極層を折り曲げて蛇行させて配設して
いるため、ＭＯＳトランジスタのチャネル幅を等価的に
大きくすることができ、電流駆動力が大きくされる。ま
た、ドレインコンタクトとゲート電極層の間隔を最小設
計寸法とするように構成してドレイン面積を低減するこ
とにより、ドレイン容量に起因する出力寄生容量を小さ
くして、高速で出力信号を駆動することができる。

【００７８】［実施の形態７］図９は、この発明の実施
の形態７に従う半導体回路装置の平面レイアウトを概略
的に示す図である。図９に示す構成においては、２つの
クロックドライバサブブロック４Ａおよび４Ｂを示す。
これらのクロックドライバサブブロック４Ａおよび４Ｂ
に共通に、電源線１０ａおよび接地線１０ｂが配設され
る。これらの電源線１０ａおよび接地線１０ｂの間に、
クロック信号を伝達するための出力クロック線６３が配
設される。これは先の実施の形態２における場合と同
様、出力クロック線６３を電源線１０ａおよび接地線１
０ｂにより静電遮蔽し、ノイズの発生を防止する。この
出力クロック線６３は、リング配線またはメッシュ配線
に含まれ、電源線１０ａ、出力クロック配線６３および
接地線１０ｂは、本実施の形態においては第３層アルミ
ニウム配線層に形成される。これらの接地線１０ｂ外部
に、この接地線１０ｂと平行にクロック信号を伝達する
クロック入力線６２が配設される。このクロック入力線
６２も、第３層アルミニウム配線層に形成される。クロ
ックドライバサブブロックは、実質的に電源線１０ａお
よび接地線１０ｂにより両者の間の領域を除いて覆われ
る。

【００７９】クロックドライバサブブロック４Ａにおい
ては、電源線１０ａの下層に、ＰチャネルＭＯＳトラン
ジスタを形成するための３つのトランジスタフィールド
１２ｐが配設され、接地線１０ｂの下層に、Ｎチャネル
ＭＯＳトランジスタを形成するための３つのトランジス
タフィールド１２ｎが配設される。これらのトランジス
タフィールド１２ｐに形成されるＰチャネルＭＯＳトラ
ンジスタは、そのソース領域が共通に第２層アルミニウ
ム配線層に形成されるサブ電源層５２ａに接続される。
このサブ電源線５２ａは、電源線１０ａと重なるように
配設されており、スルーホール１１を介して、このサブ
電源線５２ａが電源線１０ａに電気的に接続される。一
方、このトランジスタフィールド１２ｐに形成されるソ
ース領域は、共通に、第１層アルミニウム配線層８に接
続され、この第１層アルミニウム配線層８は、スルーホ
ール７を介して、クロック出力線６３下部に配設される
サブ出力クロック線６３ａに接続される。

【００８０】ＮチャネルＭＯＳトランジスタを形成する
トランジスタフィールド１２ｎにおいても同様、ソース
領域が、スルーホール７を介して第２層アルミニウム配
線層に形成されるサブ接地線５２ｃに接続される。この
第２層アルミニウム配線層に形成されるサブ接地線５２
ｃは、スルーホール１１を介して接地線１０ｂに接続さ
れる。トランジスタフィールド１２ｎにおけるドレイン
領域は、第１層アルミニウム配線層８に接続され、この
第１層アルミニウム配線層８が、スルーホール７を介し
てサブ出力クロック線６３ａに接続される。

【００８１】このクロックドライバサブブロック４Ａ
は、実際に使用されるため、このサブクロック出力線６
３ａが、スルーホール１１ｘを介してクロック出力線６
３に電気的に接続される。同様、クロック入力線６２
は、スルーホール１１ｘを介して、中央部両側のトラン
ジスタフィールド１２ｐおよび１２ｎに形成されたトラ
ンジスタのゲート電極層Ｇに電気的に接続される。中央
部に形成されるトランジスタ（ドライブ回路）Ｂが入力
ドライブ回路となり、その両側に配設されるドライブ回
路ＡおよびＣが、出力ドライブ回路を構成する。

【００８２】一方、クロックドライバサブブロック４Ｂ
は、使用されないクロックドライバ領域である。クロッ
クドライバサブブロック４Ｂにおいても、クロックドラ
イバサブブロック４Ａと同様のレイアウトで、トランジ
スタフィールド１２ｐおよびトランジスタフィールド１
２ｎが配設され、またゲート電極Ｇ、ソース領域および
ドレイン領域の相互接続が行なわれる。しかしながら、
この場合、未使用とされるため、サブ出力クロック線６
３ｂは、その領域に形成されるドライブ回路ＤおよびＦ
の出力ノードには接続されるものの、クロック出力線６
３には接続されない。すなわち、サブ出力クロック線６
３ｂにおいては、クロック出力線６３に対するスルーホ
ール１１ｘが設けられていない。一方、入力ドライブ回
路Ｅにおいては、ゲート電極が、スルーホール１１ｙを
介して接地線１０ｂに電気的に接続される。したがっ
て、この未使用のクロックドライバサブブロック４Ｂ
は、入力が接地電圧レベルに固定され、出力がオープン
状態に設定される。これにより、用いられるクロックド
ライブ回路の数を調整し、クロックドライバの駆動能力
の調整を図る。

【００８３】クロックドライバサブブロック４Ａおよび
４Ｂにおいては、同じレイアウトでトランジスタおよび
内部配線が配置されている。単に、クロック入力線１２
およびクロック出力線６３に対するスルーホールの位置
が異なるだけである。したがって、マスタ工程ですべて
クロックドライバサブブロックを構成し、スライス工程
において、スルーホールの位置を調整した後に、クロッ
ク出力線６３およびクロック入力線６２を形成する。こ
れにより、使用用途に応じて最適な駆動能力を有するク
ロックドライブ回路を実現することができ、クロックス
キューを低減することができる。

【００８４】図１０は、図９に示すクロックドライバサ
ブブロック４Ａおよび４Ｂの電気的等価回路を示す図で
ある。図１０において、クロックドライバサブブロック
４Ａにおいて、入力段クロックドライブ回路Ｂは、ＣＭ
ＯＳインバータで構成され、ＰチャネルＭＯＳトランジ
スタＰＴ４およびＰＴ５とＮチャネルＭＯＳトランジス
タＮＴ４およびＮＴ５を含む。ＭＯＳトランジスタＰＴ
４，ＰＴ５，ＮＴ４およびＮＴ５のゲートには、クロッ
ク入力線６２が結合される。

【００８５】出力段クロックドライブ回路Ａは、ＣＭＯ
Ｓインバータで構成され、ＰチャネルＭＯＳトランジス
タＰＴ１−ＰＴ３およびＮチャネルＭＯＳトランジスタ
ＮＴ１−ＮＴ３を含む。これらのＭＯＳトランジスタＰ
Ｔ１−ＰＴ３およびＮＴ１−ＮＴ３のゲートへは、入力
段クロックドライブ回路Ｂの出力信号が与えられる。Ｍ
ＯＳトランジスタＰＴ１−ＰＴ３およびＮＴ１−ＮＴ３
の出力ノード（ドレイン領域）が、スルーホール１１ｘ
を介してクロック出力線６３に結合される。

【００８６】出力段クロックドライブ回路Ｃは、ＣＭＯ
Ｓインバータで構成され、ＰチャネルＭＯＳトランジス
タＰＴ６−ＰＴ８とＮチャネルＭＯＳトランジスタＮＴ
６−ＮＴ８を含む。ＭＯＳトランジスタＰＴ６−ＰＴ８
およびＮＴ６−ＮＴ８のゲートへは、入力段クロックド
ライブ回路Ｂの出力信号が共通に与えられる。ＭＯＳト
ランジスタＰＴ６−ＰＴ８およびＮＴ６−ＮＴ８のドレ
イン領域が、また共通に結合されてスルーホール１１ｘ
を介してクロック出力線６３に結合される。

【００８７】一方、未使用のクロックドライバサブブロ
ック４Ｂにおいても、クロックドライバサブブロック４
Ａと同様、入力段クロックドライブ回路Ｅと、このクロ
ックドライブ回路Ｅの両側に出力段クロックドライブ回
路ＤおよびＦが配置される。入力段クロックドライブ回
路Ｅは、２つのＰチャネルＭＯＳトランジスタＰＴ１２
およびＰＴ１３と、２つのＮチャネルＭＯＳトランジス
タＮＴ１２およびＮＴ１３を含む。一方、出力段クロッ
クドライブ回路Ｄは、３つのＰチャネルＭＯＳトランジ
スタＰＴ９−ＰＴ１１と、３つのＮチャネルＭＯＳトラ
ンジスタＮＴ９−ＮＴ１１を含む。他方側のクロックド
ライブ回路Ｅは、３つのＰチャネルＭＯＳトランジスタ
ＰＴ１４−ＰＴ１６と、３つのＮチャネルＭＯＳトラン
ジスタＮＴ１４−ＮＴ１６を含む。

【００８８】これらのトランジスタのレイアウトは、先
の図９に示すように、クロックドライバサブブロック４
Ａおよび４Ｂにおいて同様である。しかしながら、この
未使用のクロックドライバサブブロック４Ｂにおいて
は、スルーホール１１ｙにより、入力段クロックドライ
ブ回路ＥのＭＯＳトランジスタＰＴ１２，ＰＴ１３，Ｎ
Ｔ１２およびＮＴ１３のゲートが接地ノードに結合され
る。また、出力段クロックドライブ回路ＤおよびＦの出
力ノードは共通に内部配線に結合されるものの、この内
部配線（サブ出力ブロック線６３ｂ）は、クロック出力
線６３には結合されず、オープン状態に維持される。こ
のクロック出力線６３は、サブブロック４Ａおよび４Ｂ
の間に配設される適当な配線により、内部回路へクロッ
ク信号を伝達してもよい。

【００８９】したがって、この図１０に示す電気的等価
回路から明らかなように、単に第２層アルミニウム配線
層と第３層アルミニウム配線層を接続するためのスルー
ホールの位置を変更することにより、クロックドライブ
回路を使用／未使用状態に設定することができ、適用用
途に応じて容易にクロックドライバの駆動能力を調整す
ることができる。

【００９０】なお、図９および図１０に示す構成におい
ては、クロック入力線６２が、接地線１０ｂに隣接して
配置されている。しかしながら、クロック入力線６２が
電源線１０ａに隣接して配設される場合、この未使用の
クロックドライバサブブロック４Ｂにおいて入力ドライ
ブ回路の入力ノード（ゲート）を電源電圧レベルに固定
するように設定されてもよい。出力ノードはオープン状
態に維持される。

【００９１】以上のように、この発明の実施の形態７に
従えば、第２層アルミニウム配線層と第３層アルミニウ
ム配線層とを接続するスルーホールの位置を変更可能に
設定し、電源線、接地線クロック伝達線（入力線および
出力線）を第３層アルミニウム配線層に形成することに
より、容易にクロックドライバの駆動能力の調整を行な
うことができる。

【００９２】［実施の形態８］図１１は、この発明の実
施の形態８に従うクロックドライブ回路の構成を概略的
に示す図である。この図１１に示す構成においては、１
つのクロックドライブ回路（クロックドライバサブブロ
ック）が、２段のインバータ回路ＡおよびＢで構成され
る。このクロックドライブ回路配置領域において、ま
た、電源ノードと接地ノードの間にデカップリング容量
ＳＣを配置する。このデカップリング容量ＳＣをクロッ
クドライブ回路に近接して配置することにより、クロッ
クドライブ回路動作時における電源ノイズの発生を防止
する。

【００９３】図１２は、この発明の実施の形態８におけ
るクロックドライブ回路の平面レイアウトを概略的に示
す図である。図１２において、電源線１０ａと接地線１
０ｂの間に、出力クロック信号を伝達するクロック出力
線６３が配置され、またこの接地線１０ｂの外側に、入
力クロック信号を伝達するクロック入力線６２が配設さ
れる。これらの電源線１０ａ、接地線１０ｂ、クロック
出力線６３およびクロック入力線６２は、第３層アルミ
ニウム配線層に形成される。

【００９４】電源線１０ａと平面図的に見て一部が重な
り合うように、Ｎウェル６５が形成される。このＮウェ
ル６５は、以下に説明するデカップリング容量ＳＣを形
成するため、このデカップリング容量とＰチャネルＭＯ
Ｓトランジスタ形成領域とを分離するために設けられ
る。デカップリング容量ＳＣは、本実施の形態において
は、ＮチャネルＭＯＳトランジスタを利用するＭＯＳキ
ャパシタで構成される。

【００９５】Ｎウェル６５内に、ＰチャネルＭＯＳトラ
ンジスタを形成するためのトランジスタフィールド１２
ｐが電源線１０ａと平面図的に見て重なり合うように配
置される。トランジスタフィールド１２ｐにおいては、
ソース領域Ｓおよびドレイン領域Ｄが交互に配置され
る。これらのソース領域Ｓおよびドレイン領域Ｄの間に
ゲート電極層５ｐが配置される。これらのソース領域Ｓ
は、その上層の第１層アルミニウム配線層およびスルー
ホール７ａを介して第２層アルミニウム配線層９１に電
気的に結合される。この第２層アルミニウム配線層のサ
ブ電源線９１は、スルーホール１１ｐを介してその上層
の電源線１０ａに接続される。

【００９６】図１２に示す配置においては、入力段イン
バータ回路Ａが２つのＣＭＯＳインバータ回路Ａ１およ
びＡ２に分割され、これらのＣＭＯＳインバータ回路Ａ
１およびＡ２の間に、出力段インバータ回路Ｂが配置さ
れる。入力段ＣＭＯＳインバータ回路においては、クロ
ック入力線６２が、スルーホール１１を介してその下部
に設けられた第２層アルミニウム配線層９に結合され
る。この第２層アルミニウム配線層９は、スルーホール
７を介してこの入力段ＣＭＯＳインバータ回路Ａ１およ
びＡ２を構成するＭＯＳトランジスタのゲート電極層５
ｐおよび５ｎに結合される。

【００９７】入力段ＣＭＯＳインバータ回路Ａ１および
Ａ２のドレイン領域は、第２層アルミニウム配線層７１
により相互接続され、さらにスルーホール７ｄを介し
て、図１２の水平方向に延在する第１層アルミニウム配
線層７０により相互接続される。第１層アルミニウム配
線層７０は、また第２層アルミニウム配線層７３に結合
され、出力段インバータ回路ＢのＭＯＳトランジスタの
ゲート電極に結合される。出力段インバータ回路Ｂのド
レイン領域（Ｄ）は、第２層アルミニウム配線層７３に
より相互接続され、続いて、スルーホール１１ｏにより
その上層のクロック出力線６３に結合される。

【００９８】このクロック出力線６３下層に、このクロ
ック出力線６３と重なり合うように、キャパシタを形成
するためのフィールド領域７９が形成される。フィール
ド７９に形成される不純物領域は、フィールド領域７９
上をコの字状に延在する第１層アルミニウム配線層８１
にコンタクト孔８４を介して電気的に接続される。第１
層アルミニウム配線層８１は、またスルーホールを介し
て第２層アルミニウム配線層８９に形成される。この第
２層アルミニウム配線層８９は、クロックドライブ回路
を構成するＮチャネルＭＯＳトランジスタのソース領域
（Ｓ）へスルーホール７ｃを介して接続され、さらにス
ルーホール１１ｎを介してその上層に形成される接地線
１０ｂに電気的に接続される。

【００９９】フィールド領域７９を横切るように、第２
層アルミニウム配線層８１の間に第１ポリシリコン層で
たとえば構成されるゲート電極層８２が配設される。こ
のゲート電極層８２は、コンタクト孔を介して図１２の
垂直方向に延在する第１層アルミニウム配線層８０に電
気的に接続される。この第１層アルミニウム配線層８０
は、またスルーホール７ａを介してサブ電源線９１に接
続される。

【０１００】クロック出力線６３下部に形成されるフィ
ールド領域７９においては、そのゲート領域両側に設け
られた不純物領域が配線層８１により相互接続され、さ
らに接地線１０ｂに接続される。一方、ゲート電極層８
２は、配線層８０および９１を介して電源線１０ａに接
続される。このフィールド領域７９には、Ｎ型不純物領
域が形成されており、したがって、ＮチャネルＭＯＳト
ランジスタのゲートおよびドレインが接地ノードに接続
されて、そのゲートが電源電圧ＶＤＤを受けるように結
合され、１つのＭＯＳキャパシタが形成される。電源線
１０ａと接地線１０ｂの間に１つのＭＯＳキャパシタが
形成され、このクロックドライブ回路動作時における電
源ノイズを吸収する。クロック出力線６３下部に容量が
形成されるだけであり、このデカップリング容量ＳＣを
配置するための専用の領域は必要とされない。単に、ク
ロックドライブ回路形成領域内にノイズ吸収用のデカッ
プリング容量が配置されるだけであり、面積増加を伴う
ことなく、ノイズ耐性に優れたクロックドライブ回路を
実現することができる。

【０１０１】図１３は、図１２に示すクロックドライブ
回路の電気的等価回路を示す図である。図１３におい
て、クロックドライブインバータ回路Ａを構成するＣＭ
ＯＳインバータＡ１は、サブ電源線９１とサブ接地線８
９の間に直列に接続されるＭＯＳトランジスタＰＭ１お
よびＮＭ１を含む。これらのＭＯＳトランジスタＰＭ１
およびＮＭ１のゲートが、クロック入力線６２に結合さ
れる。クロックドライブインバータ回路Ａに含まれるＣ
ＭＯＳインバータＡ２も、同様、サブ電源線９１とサブ
接地線８９の間に直列に接続されるＭＯＳトランジスタ
ＰＭ６およびＮＭ６を含む。これらのＭＯＳトランジス
タＰＭ６およびＮＭ６のゲートに共通に、クロック入力
線６２を介して入力クロック信号が伝達される。

【０１０２】出力段クロックドライブインバータ回路Ｂ
は、４つのＰチャネルＭＯＳトランジスタＰＭ２−ＰＭ
５と、４つのＮチャネルＭＯＳトランジスタＮＭ２−Ｎ
Ｍ５を含む。これらのＭＯＳトランジスタＰＭ２−ＰＭ
５およびＮＭ２−ＮＭ５のゲートは相互接続され内部信
号線７０に共通に結合される。これらのＭＯＳトランジ
スタＰＭ２−ＰＭ５およびＮＭ２−ＮＭ５は、隣接する
２つのＭＯＳトランジスタが共通にドレインコンタクト
が設けられ、これらのドレインコンタクトを介してＭＯ
ＳトランジスタＰＭ２−ＰＭ５およびＮＭ２−ＮＭ５の
ドレインが、出力クロック線６３に結合される。

【０１０３】サブ電源線９１がまた、配線８０を介して
デカップリング容量ＳＣのゲートに接続され、またサブ
接地線８９が配線８１を介してこのデカップリング容量
ＳＣのソース／ドレイン領域に結合される。

【０１０４】この図１２および図１３に示すクロックド
ライブ回路の構成において、デカップリング容量ＳＣ
は、そのチャネル幅を、図１２に示すＮウェル６５の長
さと同程度とすることができる。すなわち、デカップリ
ング容量ＳＣは、平面レイアウトにおける面積を増加さ
せることなく大きな容量値を有するＭＯＳキャパシタに
より実現される。

【０１０５】またクロックドライブ回路（２段のインバ
ータ）それぞれに対応してデカップリング容量ＳＣを設
けるため、効率的に電源／接地ノイズを吸収することが
できる（ノイズ源となるクロックドライブ回路とデカッ
プリング容量の距離が短いため）。また、クロックドラ
イブ回路の使用／未使用にかかわらず、デカップリング
容量が配置されるため、このデカップリング容量の配置
位置を用途ごとに考慮する必要がない。

【０１０６】［変更例１］図１４（Ａ）は、この発明の
実施の形態８の変更例を示す図である。図１４（Ａ）に
おいては、デカップリング容量ＳＣ１は、そのゲートが
接地ノードに接続され、そのドレインおよびソースが電
源線に結合されるＮチャネルＭＯＳトランジスタで構成
される。この図１４（Ａ）に示すデカップリング容量Ｓ
Ｃ１においては、単に図１２に示す配置において、配線
８０および８１を交換する。この場合においても、ゲー
ト−ソース間容量およびゲート−ドレイン間容量は十分
大きく、ノイズ吸収用のデカップリング容量として、こ
の容量ＳＣ１が機能する。

【０１０７】［変更例２］図１４（Ｂ）は、この発明の
実施の形態８の変更例の構成を示す図である。図１４
（Ｂ）に示すデカップリング容量ＳＣ２は、そのゲート
が接地線に接続され、そのソースおよびドレイン領域が
電源線に結合されるＰチャネルＭＯＳトランジスタで構
成される。この場合、デカップリング容量ＳＣ２は常時
導通状態にあり、チャネル領域が形成されるため、大き
な容量値を有するデカップリング容量を実現することが
できる。

【０１０８】この図１４（Ｂ）に示すデカップリング容
量ＳＣ２は、フィールド領域７９内にＰチャネルＭＯＳ
トランジスタを形成するため、Ｎウェル６５をこのフィ
ールド領域７９を囲むように拡張する。ゲートを接地線
にソースおよびドレインを電源線に接続する構成は、図
１２に示すレイアウトにおいて配線８０および８１を入
れ替えることにより実現できる。

【０１０９】［変更例３］図１４（Ｃ）は、この発明の
実施の形態８のデカップリング容量の変更例を示す図で
ある。この図１４（Ｃ）に示すデカップリング容量ＳＣ
３は、そのゲートが電源線に接続され、ソースおよびド
レインが接地線に接続されるＰチャネルＭＯＳトランジ
スタで構成される。この図１４（Ｃ）に示すデカップリ
ング容量ＳＣ３は、常時非導通状態のＭＯＳトランジス
タで構成され、そのゲート−ドレイン間容量およびソー
ス−ゲート間容量を利用する。図１４（Ｃ）に示すデカ
ップリング容量ＳＣ３は、図１２に示すレイアウトにお
いて、Ｎウェル６５をフィールド領域７９を囲むように
拡張し、このフィールド領域７９内の不純物領域をＰ型
不純物領域で形成することにより実現される。

【０１１０】なお、これらの図１３および図１４（Ａ）
−（Ｃ）に示すＭＯＳキャパシタが個々にデカップリン
グ容量として用いられてもよく、また、これらの構成を
組合わせてデカップリング容量として利用されてもよ
い。

【０１１１】以上のように、この発明の実施の形態８に
従えば、クロックドライブ回路を形成するＰチャネルＭ
ＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ
の間の領域に、ＭＯＳキャパシタを配置するように構成
しているため、専用のキャパシタ領域を設ける必要がな
く、効率的にクロックドライブ回路の電源／接地ノイズ
を吸収することのできるデカップリング容量を実現する
ことができる。また、これらのデカップリング容量は、
ＭＯＳトランジスタで構成しているため、ＰおよびＮチ
ャネルＭＯＳトランジスタ製造工程と同一製造工程でこ
のデカップリング容量を形成することができ、何ら製造
工程を増加させることはない。

【０１１２】［実施の形態９］図１５は、この発明の実
施の形態９に従う半導体回路装置の要部の構成を概略的
に示す図である。この図１５に示す構成においては、Ｐ
チャネルＭＯＳトランジスタが形成されるＰＭＯＳ形成
領域９２を取囲むように、ガードリング９３が配置され
る。このガードリング９３は、電源電圧ＶＤＤレベルに
固定され、ＰＭＯＳ形成領域９２内のＰＭＯＳトランジ
スタのバックゲートをまた、電源電圧ＶＤＤレベルに固
定する。一方、ＮチャネルＭＯＳトランジスタを形成す
るＮＭＯＳ形成領域９４を取囲むように、またガードリ
ング９５が形成される。このガードリング９５は接地電
圧ＶＳＳレベルに固定され、また、ＮＭＯＳ形成領域の
ＮＭＯＳトランジスタのバックゲートを接地電圧ＶＳＳ
に固定する。これらのＰＭＯＳ形成領域９２およびＮＭ
ＯＳ形成領域９４の間に、デカップリング容量を形成す
る容量形成領域７９が配置される。

【０１１３】ＰＭＯＳ形成領域９２およびＮＭＯＳ形成
領域９４には、クロックドライバサブブロックが配置さ
れてもよく、また１つの大きなクロックドライバの所定
領域単位（たとえばインバータ単位）でガードリングが
設けられてもよい。ＰＭＯＳ形成領域９２内には複数の
ＰチャネルＭＯＳトランジスタが形成され、またＮＭＯ
Ｓ形成領域９４には、複数のＮチャネルＭＯＳトランジ
スタが形成される。これらのＭＯＳトランジスタ動作時
においては、ソース／ドレイン接合容量を介して基板領
域にノイズが発生し、このノイズが他回路に伝達するこ
とが考えられる。バックゲートバイアス印加領域として
も機能するガードリング９３および９５を設けることに
より、クロックドライバ（クロックドライブ回路）動作
時におけるノイズが、他回路に基板領域を介して伝達す
るのを防止することができ、クロックドライバ（クロッ
クドライブ回路）の動作が悪影響を及ぼすのを防止する
ことができる。

【０１１４】なお、図１５に示す構成においてはＰＭＯ
Ｓ形成領域９２およびＮＭＯＳ形成領域９４それぞれに
ガードリング９３および９５が設けられている。ＰＭＯ
Ｓ形成領域９２およびＮＭＯＳ形成領域９４の一方にの
みガードリングが設けられてもよい。ガードリング９３
は、たとえば高濃度Ｎ型不純物領域で形成され、このＰ
ＭＯＳ形成領域９２内に形成されるＰチャネルＭＯＳト
ランジスタのバックゲート（基板）を電源電圧ＶＤＤレ
ベルに固定する。またガードリング９５は、高濃度Ｐ型
不純物領域で形成され、このＮＭＯＳ形成領域９４内に
形成されるＮチャネルＭＯＳトランジスタのバックゲー
トを接地電圧ＶＳＳレベルに固定する。これらのガード
リング９３および９５は、たとえばフィールド絶縁膜に
より、他のクロックドライブ回路から分離されてもよ
い。また、いわゆるトレンチ構造の分離構造（ＰＮ接合
分離）によりクロックドライブ回路間でガードリングが
互いに分離されてもよい。

【０１１５】これにより、ＰＭＯＳ形成領域９２および
ＮＭＯＳ形成領域９４に形成されるＭＯＳトランジスタ
の基板電圧を一定に保持することができ、ドライブ回路
動作時における基板ノイズが他回路に悪影響を及ぼすの
を防止することができる。

【０１１６】［実施の形態１０］図１６は、この発明の
実施の形態１０に従う半導体回路装置の要部の構成を概
略的に示す図である。図１６において、リング配線およ
びメッシュ配線下層に配設されるクロックドライバは、
クロックドライバサブブロック４に分割される。これら
のクロックドライバサブブロック４の間には、通過配線
領域４０が設けられる。クロックドライバサブブロック
４においては、クロック信号を伝達するために用いられ
ない未使用クロックドライバが配設される未使用クロッ
クドライバサブブロック４ｘ，４ｙおよび４ｚが存在す
る。これらの未使用クロックドライバサブブロックは、
先の図１０に示すように、その入力が所定電圧レベルに
固定され、その出力がオープン状態に設定されている。
本実施の形態においては、この未使用のクロックドライ
バサブブロックを他信号をドライブするためのドライブ
回路として利用する。すなわち、その入力を、通過配線
領域内において他信号線に接続し、また、その出力を同
様、通過配線領域内を介して他回路へ接続する。このク
ロックドライバサブブロックの他回路との接続は、電源
線および接地線より下層の配線を用いて行なわれるた
め、専用の通過配線領域４０を介さずに、サブブロック
４内の適当な位置に対して行なわれてもよい。

【０１１７】図１６においては、この未使用のクロック
ドライバサブブロックとして、外部からの入力信号をド
ライブして回路へ伝達する入力信号ドライブ回路４ｘ
と、この内部回路の処理結果を示す信号を外部へ出力す
る出力信号ドライブ回路４ｙと、半導体回路装置内の内
部回路から内部回路への信号をドライブする内部信号ド
ライブ回路４ｚを代表的に示す。

【０１１８】信号ドライブ用のバッファ回路などの配置
領域が存在しない場合においても、このサブブロック４
は、同一レイアウトのドライブ回路を有し、矩形状半導
体基板領域上に分散して配置されているため、適当な位
置の未使用クロックドライブ回路を、他の信号をドライ
ブするバッファ回路として利用することができる。これ
により、クロック信号以外の信号をドライブするための
ドライブ回路を特に設けるための領域を設ける必要がな
く、レイアウト面積が低減される。また、バッファ回路
が存在する場合においても、そのバッファ回路の駆動能
力が小さい場合、容易に未使用クロックドライブ回路を
利用してその駆動能力を補償することができる。この駆
動能力の調整は、内部回路のレイアウト後にも、未使用
クロックドライブ回路を用いて行なうことができる。ま
た未使用回路の数が低減されるため、回路利用効率が改
善される。

【０１１９】［他の適用用途］半導体回路装置として
は、内部回路がクロック信号に同期して動作する回路で
あればよく、階層設計手法などにおいてマクロ単位での
設計が行なわれる場合、そのマクロ境界領域に沿ってこ
のクロックドライバ形成領域が配置されてもよい。

【０１２０】

【発明の効果】請求項１に係る発明に従えば、リング配
線およびメッシュ配線両方に、これらと重なり合うよう
にクロックドライバ形成領域を設けているため、クロッ
クドライバを設けるための特別の専用の領域を設ける必
要がなく、レイアウト面積が低減され、また半導体基板
領域上にクロックドライバを分散して配置させているた
め、適当な領域からクロック信号を取出すことができ、
またクロック信号線も、これらのメッシュ配線およびリ
ング配線と同様の構成となるためクロック信号線を強化
することができ、クロックスキューを低減することがで
きる。

【０１２１】請求項２に係る発明に従えば、クロックド
ライバを、リング配線およびメッシュ配線に含まれる電
源線および接地線でそらの間の領域を除いて実質的に覆
われるように配置しているため、従来配線通過領域とし
て用いられるだけであった空き領域を効率的に利用し
て、クロックドライバを配置することができる。

【０１２２】請求項３に係る発明に従えば、クロック出
力信号線を電源線および接地線の間に配置しているた
め、このクロック信号線が、電源線および接地線により
シールドされ、クロック信号の容量結合によるノイズが
他回路に伝達されるのを防止することができる。

【０１２３】請求項４に係る発明に従えば、クロックド
ライバ形成領域をリング配線およびメッシュ配線が交差
するように配設される配線を通過させる領域によりサブ
クロックドライバ領域に分割しているため、クロックド
ライバの範囲を小さくして、クロックドライバにおける
信号遅延（ゲート遅延）を低減することができ、また他
回路の配線がクロックドライブ回路と交差することがな
く、クロックドライバの動作によるノイズが他回路の配
線に伝達されるのを防止することができる。

【０１２４】請求項５に係る発明に従えば、クロックド
ライバを、入力段および出力段の２段のインバータで構
成する場合、入力段のインバータを出力段のインバータ
を間に挟むように配置させるように構成しているため、
この入力段インバータの出力信号が高速で出力段インバ
ータに伝達され、クロックドライブ回路における信号伝
搬遅延を低減することができ、高速動作するクロックド
ライブ回路を実現することができる。これにより、クロ
ックスキューを低減できる。

【０１２５】請求項６に係る発明に従えば、クロックド
ライブ回路を形成する入力段のインバータを、出力段イ
ンバータで挟むように構成しているため、入力段インバ
ータの出力信号を出力段インバータに高速で伝達させる
ことができ、高速動作するクロックドライブ回路を実現
することができ、クロックスキューを低減することがで
きる。

【０１２６】請求項７に係る発明に従えば、クロックド
ライバ形成領域において、ＭＯＳトランジスタのコント
ロールゲートを凹凸形状に形成しているため、ＭＯＳト
ランジスタのチャネル幅を実効的に広くすることがで
き、レイアウト面積を増加させることなく電流駆動力の
大きなＭＯＳトランジスタを実現することができる。

【０１２７】請求項８に係る発明に従えば、このクロッ
クドライブ回路の凹凸形状にされたコントロールゲート
とＭＯＳトランジスタのドレイン領域のコンタクトとの
間隔を最小設計寸法になるように設定しているため、ド
レイン面積を最小として、ドレイン容量を最小とし、出
力ノードの寄生容量を低減して高速で出力信号を生成す
ることのできるクロックドライブ回路を実現することが
できる。

【０１２８】請求項９に係る発明に従えば、各サブクロ
ックドライバ領域に同一レイアウトでクロックドライブ
回路を形成し、非使用クロックドライブ回路を、入力ノ
ードを固定電位に設定しかつ出力ノードをオープン状態
に設定しているため、単に配線接続を切換えるだけで容
易に非使用のクロックドライバを非使用状態におくこと
ができる。

【０１２９】請求項１０に係る発明に従えば、非使用の
クロックドライバと使用されるクロックドライバは、入
力ノードおよび出力ノードに設けられるスルーホールの
位置が異なるだけであり、これにより、単にスルーホー
ルの位置変更のみでクロックドライバの駆動能力の調整
を容易に実現することができる。

【０１３０】請求項１１に係る発明に従えば、このクロ
ックドライバ形成領域には、ＰチャネルＭＯＳトランジ
スタを形成する領域とＮチャネルＭＯＳトランジスタを
形成する領域とが存在し、これらの領域の間に、ＭＯＳ
トランジスタで形成されるＭＯＳキャパシタを配置し、
このＭＯＳキャパシタを電源線と接地線の間に接続して
いるため、専用の領域を設けることなくデカップリング
容量を配置することができ、クロックドライブ回路のノ
イズを効率的に低減することができる。

【０１３１】請求項１２に係る発明に従えば、クロック
ドライブ回路において、ＭＯＳトランジスタのバックゲ
ートを取囲むように、固定電位にバイアスされるガード
リングを設けているため、クロックドライブ回路の動作
による基板ノイズが他回路へ伝達されるのを防止するこ
とができ、他回路の誤動作を防止することができる。

【０１３２】請求項１３に係る発明に従えば、サブクロ
ックドライバ領域に同一レイアウトのクロックドライブ
回路を形成し、これらのクロックドライバ領域において
未使用のサブクロックドライバを別の信号をドライブす
るためのドライブ回路として利用するように構成してい
るため、回路利用効率が改善され、また他信号のドライ
ブ回路の配置面積を別に設ける必要がなくレイアウト面
積が低減され、また容易に他信号のドライブ回路のドラ
イブ能力を調整することができる。

【図面の簡単な説明】

【図１】 この発明に従う半導体回路装置の電源構成を
概略的に示す図である。

【図２】 この発明の実施の形態１に従うクロックドラ
イバ形成領域を概略的に示す図である。

【図３】 この発明の実施の形態１におけるクロックド
ライバおよび電源の配置関係を概略的に示す図である。

【図４】 この発明の実施の形態２に従う半導体回路装
置の全体の構成を概略的に示す図である。

【図５】 この発明の実施の形態３に従う半導体回路装
置の要部の構成を概略的に示す図である。

【図６】 （Ａ）は、この発明の実施の形態４に従うク
ロックドライブ回路の構成を概略的に示し、（Ｂ）は、
その平面レイアウトを示し、（Ｃ）は、その電気的等価
回路を示す図である。

【図７】 （Ａ）は、この発明の実施の形態５に従うク
ロックドライブ回路の構成を示し、（Ｂ）は、この発明
の実施の形態５に従うクロックドライブ回路の平面レイ
アウトを示し、（Ｃ）は、（Ｂ）に示すクロックドライ
ブ回路の電気的等価回路を示す図である。

【図８】 （Ａ）は、この発明の実施の形態６に従うク
ロックドライブ回路の平面レイアウトを概略的に示し、
（Ｂ）は、（Ａ）に示す平面レイアウトの電気的等価回
路を示す図である。

【図９】 この発明の実施の形態７に従うクロックドラ
イブ回路の平面レイアウトを概略的に示す図である。

【図１０】 図９に示すクロックドライブ回路の電気的
等価回路を示す図である。

【図１１】 この発明の実施の形態８に従うクロックド
ライブ回路の構成を概略的に示す図である。

【図１２】 この発明の実施の形態８に従うクロックド
ライブ回路の平面レイアウトを概略的に示す図である。

【図１３】 図１２に示す平面レイアウトの電気的等価
回路を示す図である。

【図１４】 （Ａ）から（Ｃ）は、この発明の実施の形
態８におけるＭＯＳキャパシタの変更例をそれぞれ示す
図である。

【図１５】 この発明の実施の形態９に従う半導体回路
装置の要部の構成を概略的に示す図である。

【図１６】 この発明の実施の形態１０に従う半導体回
路装置の全体の構成を概略的に示す図である。

【図１７】 従来の半導体回路装置のクロックドライバ
の配置を概略的に示す図である。

【図１８】 従来の半導体回路装置のクロックドライバ
の他の配置を概略的に示す図である。

【符号の説明】

１ リング配線、２，２ａ，２ｂ メッシュ配線、１ａ
電源線、１ｂ 接地線、４ クロックドライバサブブ
ロック、４０ 配線通過領域、１０ａ 電源線、１０ｂ
接地線、１３ 出力クロック線、４ａ クロックドラ
イバ、Ａ，Ｂクロックドライバを構成するＣＭＯＳイン
バータ、Ａ１，Ａ２ 入力段インバータを構成するＣＭ
ＯＳインバータ、Ｂ 出力段ＣＭＯＳインバータ、Ｂ
１，Ｂ２出力段ＣＭＯＳインバータ回路、５ ゲート電
極、６ ソース／ドレインコンタクト、１１ｘ，１１ｙ
スルーホール、６３ 出力クロック線、６２ 入力ク
ロック線、６３ａ サブ出力クロック線、５２ｃ サブ
接地線、５２ａ サブ電源線、５２ｂ 内部信号線、４
Ａ 使用クロックドライブ回路、４Ｂ 非使用クロック
ドライブ回路、ＳＣ デカップリング容量、８０，８１
配線、７９ フィールド領域、８９ サブ接地線、９
１ サブ電源線、６５ Ｎウェル、ＳＣ１−ＳＣ３ デ
カップリング容量、９２ ＰＭＯＳ形成領域、９４ Ｎ
ＭＯＳ形成領域、９３，９５ ガードリング、４ｘ，４
ｙ，４ｚ 他信号ドライブ回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/60 ６５８Ｋ Ｆターム(参考） 5B046 AA08 BA04 5B079 CC14 DD12 DD13 5F038 AC03 AC05 BH03 BH19 CA02 CA03 CA05 CD02 CD03 CD04 CD06 CD08 CD09 CD14 CD18 EZ20 5F064 AA01 CC12 CC23 DD04 EE12 EE33 EE43 EE45 EE47 EE52 EE54

Claims (13)

【特許請求の範囲】
1. 【請求項１】 矩形状半導体基板領域周辺に沿ってルー
   プ状に配列されて所定の電圧および／または信号を伝達
   するためのリング配線、 前記リング配線により囲まれる領域上にわたって延在し
   てに配設されかつ前記リング配線と接続するメッシュ配
   線、および前記リング配線および前記メッシュ配線配置
   領域と平面図的に見て重なり合うように配設されるクロ
   ックドライバ形成領域を備え、前記クロックドライバ形
   成領域に形成されるクロックドライバは前記半導体基板
   領域に形成される回路の動作タイミングを与えるクロッ
   ク信号を伝達する、半導体集積回路装置。
2. 【請求項２】 前記リング配線および前記メッシュ配線
   は、電源電圧および接地電圧をそれぞれ伝達する電源線
   および接地線を含み、前記電源線および接地線は互いに
   平行に配設され、前記クロックドライバ形成領域に形成
   されるクロックドライバは平面図的に見て前記電源線お
   よび接地線でこれらの間の領域を除いて実質的に覆われ
   るように配置される、請求項１記載の半導体集積回路装
   置。
3. 【請求項３】 前記クロックドライバの出力信号を伝達
   するクロック信号線は、前記電源線および前記接地線の
   間に配置される、請求項２記載の半導体集積回路装置。
4. 【請求項４】 前記クロックドライバ形成領域は、前記
   リング配線および前記メッシュ配線と交差する方向に延
   在する配線を配置するための配線通過領域によりサブク
   ロックドライバ形成領域に分割される、請求項１記載の
   半導体集積回路装置。
5. 【請求項５】 前記クロックドライバ形成領域に形成さ
   れるクロックドライバは、入力段および出力段の２段の
   インバータを備え、 前記入力段のインバータは、前記出力段のインバータを
   間に挟むように配置されかつ並列に動作する第１および
   第２のインバータ回路を含む、請求項１記載の半導体集
   積回路装置。
6. 【請求項６】 前記クロックドライバ形成領域に形成さ
   れるクロックドライバは、入力段および出力段の２段の
   インバータを含み、 前記出力段のインバータは、前記入力段のインバータを
   間に挟むように配置されかつ互いに並列に動作する第１
   および第２のインバータ回路を含む、請求項１記載の半
   導体集積回路装置。
7. 【請求項７】 前記クロックドライバ形成領域に配置さ
   れるクロックドライバは、コントロールゲートを有する
   絶縁ゲート型電界効果トランジスタを備え、前記コント
   ロールゲートは平面レイアウトにおいて凹凸形状に配設
   される部分を有する、請求項１記載の半導体集積回路装
   置。
8. 【請求項８】 前記絶縁ゲート型電界効果トランジスタ
   は前記クロックドライバの出力ノードに接続されるドレ
   イン領域を有し、前記ドレイン領域と前記出力ノードを
   構成する配線との間の電気的コンタクトをとるためのコ
   ンタクト孔と前記コントロールゲートとの間隔は最小設
   計寸法に設定される、請求項７記載の半導体集積回路装
   置。
9. 【請求項９】 各前記サブクロックドライバ領域には同
   一レイアウトでクロックドライバが形成され、非使用ク
   ロックドライバは、入力ノードが前記リング配線および
   メッシュ配線に含まれる固定電圧伝達線に結合され、か
   つ出力ノードがオープン状態に設定される、請求項４記
   載の半導体集積回路装置。
10. 【請求項１０】 前記非使用のクロックドライバと使用
    されるクロックドライバとは、入力ノードおよび出力ノ
    ードのスルーホールの平面図的に見た位置が異なる、請
    求項９記載の半導体集積回路装置。
11. 【請求項１１】 前記クロックドライバ形成領域におい
    て形成されるクロックドライバは、Ｐチャネル絶縁ゲー
    ト型電界効果トランジスタとＮチャネル絶縁ゲート型電
    界効果トランジスタとを含み、 前記半導体集積回路装置は、さらに、前記Ｐチャネル絶
    縁ゲート型電界効果トランジスタ形成領域と前記Ｎチャ
    ネル絶縁ゲート型電界効果トランジスタ形成領域との間
    に配設され、前記リング配線およびメッシュ配線に含ま
    れる第１の固定電圧を伝達する第１の固定電圧伝達線に
    結合されるコントロールゲートと前記リング配線および
    メッシュ配線に含まれる第２の固定電圧を伝達する第２
    の固定電圧伝達線に結合されるソースおよびドレイン領
    域を有する絶縁ゲート型電界効果トランジスタで構成さ
    れるキャパシタを備える、請求項１記載の半導体集積回
    路装置。
12. 【請求項１２】 前記クロックドライバ形成領域に形成
    されるクロックドライバは、ソースおよびバックゲート
    が前記リング配線およびメッシュ配線に含まれる固定電
    圧を伝達する固定電圧伝達線に結合される絶縁ゲート型
    電界効果トランジスタを含み、 前記半導体集積回路装置は、さらに、前記絶縁ゲート型
    電界効果トランジスタのバックゲート形成領域を取囲む
    ように形成されかつ前記固定電圧を受けるガードリング
    をさらに含む、請求項１記載の半導体集積回路装置。
13. 【請求項１３】 各前記サブクロックドライバ領域には
    同一レイアウトのドライバが形成され、 前記複数のサブクロックドライバ領域は、前記クロック
    信号をドライブするクロックドライバが配置されるクロ
    ックドライバ領域と前記クロック信号とは異なる信号を
    ドライブするドライバが配置されるドライバ領域とを含
    む、請求項４記載の半導体集積回路装置。