JP2006318967A - 半導体集積回路 - Google Patents

Abstract

【課題】
クロックジッタの悪化を抑制し、半導体集積回路内部をクロック信号が伝搬している間にクロックジッタが悪化することが原因で発生する半導体集積回路の誤動作を抑制できるようにする。
【解決手段】
データ回路１１１に電源電圧を供給するデータ回路用電源配線１１２、およびクロック回路１２１に電源電圧を供給するクロック回路用電源配線１２２が、前記データ回路用電源配線およびクロック回路用電源配線のうちの少なくとも何れか一方の電源配線の配線層と異なる配線層（例えば、データ回路用電源配線１１２やクロック回路用電源配線１２２よりも上層）に設けられた電源配線とビアを介して接続される。これにより、例えば、データ回路１１１で発生した電源ノイズが低減され、クロックジッタの悪化が抑制される。
【選択図】 図１

Description

本発明は、入力信号に対して信号処理を行うデータ回路と前記データ回路にクロック信号を供給するためのクロック回路とを有する半導体集積回路に関するものであり、特に半導体集積回路において発生するクロックジッタを抑制する技術に関するものである。

半導体集積回路に含まれる回路は、入力信号に対して信号処理を行うデータ回路と、データ回路にクロック信号を供給するためのクロック回路との２つに分類される。半導体集積回路内のＰＬＬ回路やクロック入力端子から入力されたクロック信号は、クロック回路を伝搬してデータ回路に入力され、データ回路は、入力されたクロック信号に同期して動作する。

外部から入力された入力信号に同期してディジタル信号処理を行う従来の半導体集積回路は、例えば、図７のように構成される。

半導体集積回路６００は、クロック入力端子６１０、データ回路６２０、クロック回路６３０、電源端子６４０、およびスタンダードセル用電源配線６５０を備えて構成されている。

クロック入力端子６１０は、半導体集積回路６００の外部からクロック信号が入力されるようになっている。

データ回路６２０は、バッファ、論理ゲート、またはフリップフロップ等で構成され、入力信号に対して信号処理を行うようになっている。

クロック回路６３０は、バッファ、論理ゲート、またはフリップフロップ等で構成され、クロック入力端子６１０を介して入力されたクロック信号をデータ回路６２０に供給するようになっている。

電源端子６４０は、半導体集積回路６００の外部から電源電圧が供給されるようになっている。

スタンダードセル用電源配線６５０は、電源端子６４０から入力された電源電圧をデータ回路６２０とクロック回路６３０とに供給するようになっている。

すなわち、上記の構成では、データ回路６２０とクロック回路６３０とで使用する電源は共通のスタンダードセル用電源配線６５０から供給され、データ回路６２０とクロック回路６３０とは、半導体集積回路６００の内部で明確に分離されることなく混在して配置されていた（例えば、非特許文献１を参照）。
「ディジタル集積回路の設計と試作」培風館 ＶＤＥＣ監修 浅田邦博編 第１２５項 図７．２３

しかしながら、データ回路６２０が入力されたクロック信号に同期して動作することによって電力を消費すると、データ回路６２０の電源電位が変化し、電源ノイズが発生する。データ回路６２０で発生した電源ノイズは、スタンダードセル用電源配線６５０を介して、データ回路６２０の近傍のクロック回路６３０に伝搬する。

このため、クロック回路６３０の電源電位は、データ回路６２０の電源電位の変化量とほぼ同じ量だけ変動する。この際、このクロック回路６３０の電源電位の変化時刻と、ＰＬＬ回路やクロック入力端子６１０から入力されたクロック信号がクロック回路６３０に到達する時刻が重なっていると、クロック回路６３０で使用されているトランジスタの遅延時間が変動する。

データ回路６２０を構成する全てのトランジスタは、クロック信号に同期して毎回動作するとは限らず、各クロックサイクル時に異なるトランジスタが動作する。このため、クロック回路６３０の電源電位の変動量は毎クロックサイクルで異なる。結果として、クロック回路６３０内のトランジスタの遅延時間変動量は毎クロックサイクルで異なることになり、これがクロックのジッタ悪化の要因となっていた。

クロック信号にジッタが発生すると、クロック信号が入力されるデータ回路６２０では、タイミングマージンがジッタ量に応じて狭くなり、例えば、クロックジッタが悪化することによるデータのミスラッチが発生する確率が増加し、半導体集積回路の誤動作確率が高くなる。

本発明は、前記の問題に着目してなされたものであり、クロックジッタの悪化を抑制し、半導体集積回路内部をクロック信号が伝搬している間にクロックジッタが悪化することが原因で発生する誤動作を抑制することが可能な半導体集積回路を提供することを目的とする。

前記の課題を解決するため、請求項１の発明は、
入力信号に対して信号処理を行うデータ回路と前記データ回路にクロック信号を供給するためのクロック回路とを有する半導体集積回路であって、
前記データ回路に電源電圧を供給するデータ回路用電源配線と、
前記クロック回路に電源電圧を供給するクロック回路用電源配線と、
前記データ回路用電源配線とクロック回路用電源配線との間に設けられて、電流の交流成分に対して電圧降下を引き起こす電圧降下部とを備え、
前記データ回路とデータ回路用電源配線とは、基板をデータセル領域およびクロックセル領域に別けたうちのデータセル領域に形成され、
前記クロック回路とクロック回路用電源配線とは、前記クロックセル領域に形成されていることを特徴とする。

また、請求項２の発明は、
請求項１の半導体集積回路であって、
前記電圧降下部は、
データ回路用電源配線およびクロック回路用電源配線のうちの少なくとも何れか一方の電源配線の配線層とは異なる配線層に設けられた他層電源配線と、
前記データ回路用電源配線およびクロック回路用電源配線のうちの少なくとも何れか一方と前記他層電源配線とを接続するビアとを有していることを特徴とする。

また、請求項３の発明は、
請求項１の半導体集積回路であって、
前記電圧降下部は、コイルであることを特徴とする。

これらにより、データ回路で電源ノイズが発生しても、電圧降下部によって、ノイズが低減させられるので、クロック回路の電源電位変動量を抑制して、クロック回路の遅延時間変動を抑制することができ、クロック信号のジッタ発生量を低減することが可能になる。また、クロック信号のジッタ発生量が抑制されると、データ回路におけるタイミングマージンがより広くなり、データ回路においてクロックジッタが原因で発生するデータのミスラッチの発生確率が低減され、半導体集積回路の誤動作確率が低減される。

また、請求項４の発明は、
請求項１の半導体集積回路であって、
前記クロックセル領域は、基板上に複数設けられたものであり、
各クロックセル領域内のクロック回路用電源配線は、他のクロックセル領域内のクロック回路用電源配線と接続される場合には、前記電圧降下部を介して接続されることを特徴とする。

これにより、クロックセル領域間で電源配線が接続される場合にも、電源ノイズが低減させられて、クロック信号のジッタ発生量を低減することが可能になる。

また、請求項５の発明は、
請求項４の半導体集積回路であって、
各クロックセル領域のクロック回路は、他のクロックセル領域のクロック回路とは異なる１つのクロック信号のみが供給されるように構成されていることを特徴とする。

これにより、各クロックセル領域内のクロック信号は、互いに他のクロックセル領域内のクロック信号から影響を受けないので、電源ノイズが原因で発生するジッタ量が小さくなる。

また、請求項６の発明は、
請求項１の半導体集積回路であって、
前記データセル領域は、基板上に複数設けられたものであり、
各データセル領域内のデータ回路用電源配線は、他のデータセル領域内のデータ回路用電源配線と接続される場合には、前記電圧降下部を介して接続されるように構成されていることを特徴とする。

これにより、データ領域間で電源配線が接続される場合にも、電源ノイズが低減させられて、クロック信号のジッタ発生量を低減することが可能になる。

また、請求項７の発明は、
請求項１の半導体集積回路であって、
さらに、前記クロック回路用電源配線とは電位が異なる電源配線と前記クロック回路用電源配線との間に、キャパシタンスを有する容量素子を備えていることを特徴とする。

また、請求項８の発明は、
請求項１の半導体集積回路であって、
さらに、前記データ回路用電源配線とは電位が異なる電源配線と前記データ回路用電源配線との間に、キャパシタンスを有する容量素子を備えていることを特徴とする。

これらにより、クロックセル領域に伝わった電源ノイズは、容量素子が持つキャパシタンスによってさらに低減されるので、クロック回路における電源電位の変化量がより一層低減され、クロック信号のジッタ発生量をさらに低減することが可能になる。

また、請求項９の発明は、
請求項１の半導体集積回路であって、
前記データセル領域は、基板上に複数設けられたものであり、
前記クロックセル領域は、前記データセル領域とデータセル領域の間に設けられたものであり、
各データセル領域のデータ回路から他のデータセル領域のデータ回路に対して信号を伝達するデータ信号配線は、前記クロックセル領域上では、前記クロック回路がクロック信号を伝達するクロック信号配線と互いに直交するように構成されていることを特徴とする。

これにより、クロック信号配線がデータ信号配線において信号変化時に発生するクロストークノイズの影響を受けないようにすることが可能になり、クロストークノイズが原因で発生するクロック信号のジッタ量を低減することが可能になる。

本発明によれば、クロックジッタの悪化を抑制し、クロックジッタの悪化が原因で発生する半導体集積回路の誤動作を抑制することができる。

以下、本発明の実施形態について図面を参照しながら説明する。

《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路１００の構成を示すブロック図である。同図に示すように半導体集積回路１００の基板は、回路が構成される領域としてデータセル領域１１０とクロックセル領域１２０とがある。

データセル領域１１０は、データ回路１１１とデータ回路用電源配線１１２とを含んでいる。

データ回路１１１は、バッファ、論理ゲート、またはフリップフロップ等で構成され、入力信号に対して信号処理を行うようになっている。

データ回路用電源配線１１２は、データ回路１１１に電源電圧を供給するようになっている。

クロックセル領域１２０は、クロック回路１２１とクロック回路用電源配線１２２とを含んでいる。

クロック回路１２１は、バッファ、論理ゲート、またはフリップフロップ等で構成され、入力されたクロック信号をデータセル領域１１０に供給するようになっている。

クロック回路用電源配線１２２は、クロック回路１２１に電源電圧を供給するようになっている。

また、半導体集積回路１００は、クロック入力端子１３０、電源端子１４０、上層電源配線１５０、リング電源１６０、およびビア１７０を備えている。

クロック入力端子１３０は、半導体集積回路１００の外部からクロック信号が入力されるようになっている。

電源端子１４０は、リング電源１６０に接続される一方、半導体集積回路１００を動作させるために必要な電源電圧が半導体集積回路１００の外部から供給されるようになっている。

上層電源配線１５０は、データ回路用電源配線１１２やクロック回路用電源配線１２２よりも少なくとも１つ上層の配線層で構成された電源配線である。

リング電源１６０は、データ回路用電源配線１１２やクロック回路用電源配線１２２よりも少なくとも１つ上層の配線層に構成された電源配線であり、上層電源配線１５０と接続されている。

ビア１７０は、上層電源配線１５０とデータ回路用電源配線１１２とを接続し、さらに上層電源配線１５０とクロック回路用電源配線１２２とを接続するようになっている。

図２は、上記のように構成された半導体集積回路１００の電源配線とビアについての断面（図１におけるＡ−Ａ断面）である。この構成により、クロック回路用電源配線１２２とデータ回路用電源配線１１２とは、ビア１７０を介して上層電源配線１５０によって接続される。

次に、このように構成された半導体集積回路１００の動作を説明する。

クロック入力端子１３０から入力されたクロック信号は、クロックセル領域１２０のクロック回路１２１を経由して、データセル領域１１０のデータ回路１１１に入力される。

この時、データ回路１１１はクロック信号に同期して動作し電力を消費するため、データ回路用電源配線１１２の電源電位が変化して、データ回路１１１で電源ノイズが発生する。１つのデータ回路１１１で発生した電源ノイズは、データ回路用電源配線１１２を経由して、クロック回路１２１や他のデータ回路１１１に伝搬しようとする。

しかし、データセル領域１１０とクロックセル領域１２０との間には、ビア１７０と上層電源配線１５０が含まれており、ビア１７０と上層電源配線１５０を経由しなければクロック回路１２１の電源ノイズは伝搬されない。

半導体集積回路１００に存在するビア１７０は、クロック回路用電源配線１２２、データ回路用電源配線１１２、および上層電源配線１５０等の配線よりも配線幅が狭いか、または異なる物質が使われているため、一般的には抵抗値が高くなることが知られている。このため、データ回路１１１で発生した電源ノイズは、ビア１７０が持つ抵抗値によって低減されてクロック回路１２１に伝わることになる。

したがって、クロック回路１２１の電源電位の変化量は、データセル領域１１０の電源電位の変化量よりも少なくなり、クロック回路１２１の遅延時間の変動を抑制することができる。それゆえ、半導体集積回路１００では、クロック信号のジッタ発生量を低減することが可能になる。

上記のように、本実施形態によれば、データ回路用電源配線１１２とクロック回路用電源配線１２２とをそれぞれ別の領域で設け、これらを各電源配線よりも抵抗値の高いビアによって接続したので、データ回路１１１で発生した電源ノイズが低減し、クロック回路１２１に直接影響を及ばさなくなる。それゆえ、クロック回路１２１の電源電位変動量を抑制して、クロック回路１２１の遅延時間変動を抑制することができ、クロック信号のジッタ発生量を低減することが可能になる。

また、クロック信号のジッタ発生量が抑制されると、データ回路１１１におけるタイミングマージンがより広くなり、データ回路１１１においてクロックジッタが原因で発生するデータのミスラッチの発生確率が低減され、半導体集積回路１００の誤動作確率が低減される。

なお、本実施形態では、上層電源配線１５０の配線層が、クロックセル領域１２０のクロック回路用電源配線１２２およびデータセル領域１１０のデータ回路用電源配線１１２の何れとも異なる構成について説明したが、クロックセル領域１２０およびデータセル領域１１０のうちの少なくとも何れか一方と異なる配線層に電源配線を構成し、ビア１７０を介してクロックセル領域１２０とデータセル領域１１０とを接続するように構成しても同様な効果が得られる。

また、クロックセル領域１２０とデータセル領域１１０とが上層電源配線１５０とビア１７０ではなく、ビア１７０と同様の電源ノイズを低減させる効果を持つ物理構造や回路によって接続されていても同様な効果が得られる。例えば、上層電源配線１５０の配線長が著しく長く、インピーダンスを持っていても同様な効果が得られる。また上層電源配線１５０とビア１７０の代わりにインピーダンス素子を使用した場合にも同様な効果が得られる。

《発明の実施形態２》
図３は、本発明の実施形態２に係る半導体集積回路２００の構成を示すブロック図である。なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

半導体集積回路２００は、実施形態１の半導体集積回路１００と比べ、データ回路用電源配線１１２とクロック回路用電源配線１２２とがビア１７０で接続される代わりに、コイル２７０で接続されている点が異なっている。

コイル２７０は、インピーダンス素子の一つであり、その抵抗成分が０であるのに対してリアクタンス成分がある有限の値を持つ特徴がある。一般的に、インピーダンス素子の抵抗成分は電流の直流成分に対して電圧降下を引き起こすのに対して、リアクタンス成分は電流の交流成分に対して電圧降下を引き起こすことがよく知られている。

データ回路１１１で発生する電源ノイズは、クロック入力端子１３０から入力されたクロック信号に同期して発生する。このため、短時間にデータ回路用電源配線１１２の電源電位が急激に変化し、この結果、データ回路１１１で発生する電源ノイズは高周波成分を持つ。

本実施形態では、コイル２７０がリアクタンス成分を有しているので、データ回路１１１で発生する電源ノイズは、コイル２７０によって低減されてクロックセル領域１２０に伝わる。

このため、クロックセル領域１２０に存在するクロック回路１２１における電源電位の変化量は、データセル領域１１０における電源電位変化量よりも少なくなり、実施形態１の半導体集積回路と同様の効果が得られる。

また、クロック回路１２１やデータ回路１１１に供給される電源は短時間における電源電位の変化が非常に少なく、直流成分を多く持つという特徴がある。したがって、電源端子１４０から供給された電源電圧は、コイル２７０によって電圧降下を引き起こさずにクロック回路１２１やデータ回路１１１に供給される。

一方、実施形態１の半導体集積回路では、上層電源配線１５０とビア１７０とが抵抗成分を持つため、電源端子１４０から供給された電源電圧が上層電源配線１５０とビア１７０とによって電圧降下を引き起こされて、クロック回路１２１やデータ回路１１１に供給される。

このように、実施形態２の半導体集積回路では、コイル２７０が直流成分に対しては電圧降下を引き起こさないため、クロック回路１２１やデータ回路１１１が動作するために必要な電源を、電圧降下を引き起こさせずに供給することが可能になるという効果がある。

なお、本実施形態では、クロックセル領域１２０とデータセル領域１１０とがコイル２７０によって接続されている構成について説明したが、抵抗成分が０で、リアクタンス成分がある有限の値を持つというコイル２７０と同様な特徴を持つ物理構造や回路によって接続すれば、コイルには限定されない。

《発明の実施形態３》
図４は、本発明の実施形態３に係る半導体集積回路３００の構成を示すブロック図である。半導体集積回路３００は、データセル領域１１０と第１のクロックセル領域３１０と第２のクロックセル領域３２０とを有している。

実施形態１の半導体集積回路との違いは、第１のクロック入力端子３３０と第２のクロック入力端子３４０とを介して２つのクロック信号が半導体集積回路３００に入力され、第１のクロック入力端子３３０より入力されたクロック信号は、第１のクロックセル領域３１０に含まれるクロック回路１２１によって伝搬して、データセル領域１１０のデータ回路１１１に入力され、また第２のクロック入力端子３４０より入力されたクロック信号は、第２のクロックセル領域３２０に含まれるクロック回路１２１によって伝搬して、データセル領域１１０のデータ回路１１１に入力される点である。

また、第１のクロックセル領域３１０と第２のクロックセル領域３２０とは、上層電源配線１５０とビア１７０とによって接続されている。このため、第１のクロックセル領域３１０のクロック回路１２１において発生する電源ノイズは、第２のクロックセル領域３２０に直接伝搬しなくなる。逆に、第２のクロックセル領域３２０に含まれるクロック回路１２１において発生する電源ノイズは第１のクロックセル領域３１０に直接伝搬しなくなる。

このように、第１のクロック入力端子３３０から入力されたクロック信号は、第２のクロック入力端子３４０から入力されたクロック信号の影響を受けずに、データセル領域１１０のデータ回路１１１に伝わる。したがって、第１のクロック入力端子３３０から入力されたクロック信号は、電源ノイズが原因で発生するジッタ量が小さくなる。

また、第２のクロック入力端子３４０から入力されたクロック信号は、第１のクロック入力端子３３０から入力されたクロック信号の影響を受けずにデータセル領域１１０のデータ回路１１１に伝わる。したがって、第２のクロック入力端子３４０から入力されたクロック信号は、電源ノイズが原因で発生するジッタ量が小さくなる。

上記のように、本実施形態では、実施形態１と同様の効果に加え、第１のクロック入力端子３３０から入力されたクロック信号、および第２のクロック入力端子３４０から入力されたクロック信号は、互いのクロック回路１２１で発生する電源ノイズの影響を受けずに伝搬するので、ジッタ量の少ないクロック信号をデータ回路１１１に出力することが可能になる。

なお、本実施形態では、２種類のクロック信号と２つのクロックセル領域とがある構成について説明したが、クロック信号が３種類以上である構成においては、クロック信号と同数のクロックセル領域を設け、１つのクロックセル領域には、クロック信号を伝搬させるために各々１種類のクロック回路１２１しか含まないように構成すればよい。これにより、他のクロック信号によって電源電位が変動したことが影響して発生するジッタ量を低減することが可能になる。

《発明の実施形態４》
図５は、本発明の実施形態４に係る半導体集積回路４００の構成を示すブロック図である。半導体集積回路４００は、半導体集積回路１００に対し、さらに容量素子４７０が追加されて構成されている。

容量素子４７０は、クロック回路用電源配線１２２よりも電位が高電位または低電位の電源配線と、クロック回路用電源配線１２２との間に接続されている。具体的に本実施形態では、クロック回路用電源配線１２２と接地電源との間に接続されている。

このため、ビア１７０が持つ抵抗値によって低減されてクロックセル領域１２０に伝わった電源ノイズは、容量素子４７０が持つキャパシタンスによってさらに低減される。

したがって、クロックセル領域１２０のクロック回路１２１における電源電位の変化量がより一層低減され、クロック回路１２１の遅延時間変動をさらに抑制することができる。それゆえ、本実施形態では、クロック信号のジッタ発生量をさらに効果的に低減することが可能になる。

なお、本実施形態では、クロックセル領域１２０に容量素子４７０が含まれている構成について説明したが、データセル領域１１０において、データ回路用電源配線１１２と接地電源との間に容量素子４７０を設けても同様の効果が得られる。

《発明の実施形態５》
図６は、本発明の実施形態５に係る半導体集積回路５００の構成を示すブロック図である。半導体集積回路５００は、複数のデータセル領域１１０を有し、データセル領域１１０とデータセル領域１１０との間にクロックセル領域１２０が設けられている。

クロックセル領域１２０内には、クロック回路１２１と、クロック信号を伝達するクロック信号配線５８０と、データ回路１１１が出力した信号を伝達するデータ信号配線５９０とが含まれている。クロック信号配線５８０とデータ信号配線５９０とは、互いに直交関係となるように配置されている。

また、データセル領域１１０内には、データ回路１１１とデータ信号配線５９０が含まれている。その他の構成は、実施形態１の半導体集積回路１００と同様である。

このように構成された半導体集積回路５００では、クロック入力端子１３０から入力されたクロック信号がクロックセル領域１２０内のクロック回路１２１と、クロック信号配線５８０とを経由して、データセル領域１１０内のデータ回路１１１に入力されると、データ回路１１１は、入力されたクロック信号に同期して動作し、データ信号配線５９０を経由して他のデータ回路１１１に信号を出力する。この時、データ回路１１１でクロック信号に同期して発生する電源ノイズは、ビア１７０と上層電源配線１５０とを経由することにより低減されて、クロック回路１２１に伝わる。

したがって、電源ノイズによって発生するクロック回路１２１のジッタ発生量を低減することが可能になり、実施形態１の回路と同様の効果が得られる。

また、通常、クロック信号配線５８０とデータ信号配線５９０とが並行関係にある時に、データ信号配線５９０が信号変化すると、クロック信号配線５８０とデータ信号配線５９０とのカップリング容量値に比例したクロストークノイズが発生し、クロック信号配線５８０にノイズが伝搬することがよく知られている。このノイズの発生時刻がクロック信号の信号変化時刻と重なった場合、クロック信号の遅延時間が変動する。この遅延時間の変動がクロック信号のジッタとして表れる。

これに対して、本実施例では、クロック信号配線５８０とデータ信号配線５９０とは、クロックセル領域１２０内で直交関係にあるため、クロック信号配線５８０とデータ信号配線５９０とのカップリング容量値が小さくなって、データ信号配線５９０の信号変化時に発生するクロストークノイズの影響を、クロック信号配線５８０が受けないようにすることが可能になる。すなわち、実施形態５によれば、クロストークノイズの影響で発生するクロック信号のジッタの量を低減することが可能になる。

なお、上記で説明した実施形態１〜４の各半導体集積回路では、クロックセル領域１２０とデータセル領域１１０とが各々１つずつである構成について説明したが、クロックセル領域１２０が複数存在する構成、あるいはデータセル領域１１０が複数存在する構成でも同様の効果が得られる。また、この場合、実施形態３では、クロックセル領域１２０間でクロック回路用電源配線１２２同士を接続する際にビア１７０を介して接続する例を説明したが、例えばコイルのようなインピーダンス素子を介して接続するようにしてもよい。これにより、より効果的に電源ノイズを低減し、クロック信号のジッタ発生量を低減することが可能になる。

また、データセル領域１１０間でデータ回路用電源配線１１２同士を接続する場合もインピーダンス素子を介して接続すれば、同様により効果的に電源ノイズを低減することが可能になる。

本発明にかかる半導体集積回路は、クロックジッタの悪化を抑制し、クロックジッタの悪化が原因で発生する半導体集積回路の誤動作を抑制することができるという効果を有し、入力信号に対して信号処理を行うデータ回路と前記データ回路にクロック信号を供給するためのクロック回路とを有する半導体集積回路等として有用である。

本発明の実施形態１に係る半導体集積回路の構成を示すブロック図である。 本発明の実施形態１に係る半導体集積回路の電源配線部分の断面図である。 本発明の実施形態２に係る半導体集積回路の構成を示すブロック図である。 本発明の実施形態３に係る半導体集積回路の構成を示すブロック図である。 本発明の実施形態４に係る半導体集積回路の構成を示すブロック図である。 本発明の実施形態５に係る半導体集積回路の構成を示すブロック図である。 従来の半導体集積回路の構成を示すブロック図である。

符号の説明

１００ 半導体集積回路
１１０ データセル領域
１１１ データ回路
１１２ データ回路用電源配線
１２０ クロックセル領域
１２１ クロック回路
１２２ クロック回路用電源配線
１３０ クロック入力端子
１４０ 電源端子
１５０ 上層電源配線
１６０ リング電源
１７０ ビア
２００ 半導体集積回路
２７０ コイル
３００ 半導体集積回路
３１０ 第１のクロックセル領域
３２０ 第２のクロックセル領域
３３０ 第１のクロック入力端子
３４０ 第２のクロック入力端子
４００ 半導体集積回路
４７０ 容量素子
５００ 半導体集積回路
５８０ クロック信号配線
５９０ データ信号配線
６００ 半導体集積回路
６１０ クロック入力端子
６２０ データ回路
６３０ クロック回路
６４０ 電源端子
６５０ スタンダードセル用電源配線

Claims (9)

1. 入力信号に対して信号処理を行うデータ回路と前記データ回路にクロック信号を供給するためのクロック回路とを有する半導体集積回路であって、
   前記データ回路に電源電圧を供給するデータ回路用電源配線と、
   前記クロック回路に電源電圧を供給するクロック回路用電源配線と、
   前記データ回路用電源配線とクロック回路用電源配線との間に設けられて、電流の交流成分に対して電圧降下を引き起こす電圧降下部とを備え、
   前記データ回路とデータ回路用電源配線とは、基板をデータセル領域およびクロックセル領域に別けたうちのデータセル領域に形成され、
   前記クロック回路とクロック回路用電源配線とは、前記クロックセル領域に形成されていることを特徴とする半導体集積回路。
2. 請求項１の半導体集積回路であって、
   前記電圧降下部は、
   データ回路用電源配線およびクロック回路用電源配線のうちの少なくとも何れか一方の電源配線の配線層とは異なる配線層に設けられた他層電源配線と、
   前記データ回路用電源配線およびクロック回路用電源配線のうちの少なくとも何れか一方と前記他層電源配線とを接続するビアとを有していることを特徴とする半導体集積回路。
3. 請求項１の半導体集積回路であって、
   前記電圧降下部は、コイルであることを特徴とする半導体集積回路。
4. 請求項１の半導体集積回路であって、
   前記クロックセル領域は、基板上に複数設けられたものであり、
   各クロックセル領域内のクロック回路用電源配線は、他のクロックセル領域内のクロック回路用電源配線と接続される場合には、前記電圧降下部を介して接続されることを特徴とする半導体集積回路。
5. 請求項４の半導体集積回路であって、
   各クロックセル領域のクロック回路は、他のクロックセル領域のクロック回路とは異なる１つのクロック信号のみが供給されるように構成されていることを特徴とする半導体集積回路。
6. 請求項１の半導体集積回路であって、
   前記データセル領域は、基板上に複数設けられたものであり、
   各データセル領域内のデータ回路用電源配線は、他のデータセル領域内のデータ回路用電源配線と接続される場合には、前記電圧降下部を介して接続されるように構成されていることを特徴とする半導体集積回路。
7. 請求項１の半導体集積回路であって、
   さらに、前記クロック回路用電源配線とは電位が異なる電源配線と前記クロック回路用電源配線との間に、キャパシタンスを有する容量素子を備えていることを特徴とする半導体集積回路。
8. 請求項１の半導体集積回路であって、
   さらに、前記データ回路用電源配線とは電位が異なる電源配線と前記データ回路用電源配線との間に、キャパシタンスを有する容量素子を備えていることを特徴とする半導体集積回路。
9. 請求項１の半導体集積回路であって、
   前記データセル領域は、基板上に複数設けられたものであり、
   前記クロックセル領域は、前記データセル領域とデータセル領域の間に設けられたものであり、
   各データセル領域のデータ回路から他のデータセル領域のデータ回路に対して信号を伝達するデータ信号配線は、前記クロックセル領域上では、前記クロック回路がクロック信号を伝達するクロック信号配線と互いに直交するように構成されていることを特徴とする半導体集積回路。

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