JP2004286540A - 半導体集積回路 - Google Patents
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Abstract
【課題】微細プロセスにおいて製造ばらつき、遅延計算誤差などシミュレーションで検出されない要因により発生するスキューから、スキャンテスト時に回路の誤動作が発生するという問題があった。
【解決手段】スキャン用クロック回路を通常動作用クロック回路と分離し、スキャン用クロック回路に格子配線Ｓ５００を設け、その格子配線Ｓ５００からスキャン用クロック信号ＳＣＫをスキャン用のフリップフロップ回路Ｆ５００へ供給するようにしたことにより、微細プロセスにおいて遅延計算誤差や製造ばらつきの影響によるクロックスキューの発生を防止し、スキャンテスト時の誤動作を防止することができる。
【選択図】 図１
【解決手段】スキャン用クロック回路を通常動作用クロック回路と分離し、スキャン用クロック回路に格子配線Ｓ５００を設け、その格子配線Ｓ５００からスキャン用クロック信号ＳＣＫをスキャン用のフリップフロップ回路Ｆ５００へ供給するようにしたことにより、微細プロセスにおいて遅延計算誤差や製造ばらつきの影響によるクロックスキューの発生を防止し、スキャンテスト時の誤動作を防止することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、内部回路の接続状態などをテストするためのスキャンテスト回路を備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路では、製造した半導体の動作確認のため、テスト回路を組み込んでテストを行う一般的な手法として、スキャンテストがある。スキャンテストでは、全半導体素子の製造上の不良を確認するために、通常動作以外に、低周波数のクロック信号にて、各半導体素子が動作しているかを確認する。
【０００３】
図７は従来の半導体集積回路におけるスキャンテスト回路のクロック配線構造を示す概念図です。
【０００４】
このクロック配線構造は、制御信号Ｅｎａｂｌｅによってスキャン用クロック信号ＳＣＫと通常動作用クロック信号ＮＣＫのいずれかを選択して出力するセレクタ６００と、チェーン状に接続されたスキャン用のフリップフロップ回路（以下「ＦＦ回路」という）Ｆ５００と、ＦＦ回路Ｆ５００にクロック信号を伝播するバッファＮ５０１とを備えている。
【０００５】
スキャンテスト時は、スキャン入力から信号を入力し、ＦＦ回路Ｆ５００を繋ぐチェーンを経由してスキャン出力に信号を伝播させ、その信号を観測することで半導体素子の良・不良を確認する。ＦＦ回路Ｆ５００間を接続するチェーンは、隣接するＦＦ回路Ｆ５００間で接続されるため、信号の伝播時間が短く、通常動作時に比べて誤動作しやすいという課題がある。
【０００６】
従来、スキャン回路の設計方法では、スキャンテスト時の誤動作を防止するため主な手法として、以下の２つがあった。
（１）シミュレーション結果などに基づいて、スキャンチェーン上に遅延素子の挿入や反転のラッチ回路を挿入することで、スキャンチェーンの信号の伝播を遅らせる。
（２）シミュレーション結果などに基づいて、スキャンチェーンの接続を変更し、スキャンチェーンの配線長を長くすることで、スキャンチェーンの信号の伝播を遅らせる。
【０００７】
例えば特許文献１には、クロックスキューに応じてスキャンチェーンの接続方法を変更することでスキャンテスト時の誤動作を防止する手法が記載されている。
【０００８】
【特許文献１】
特開平７−１９２０４３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、プロセスの微細化で、特に０．１３μｍ以細のプロセスでは遅延計算誤差や製造ばらつきによる遅延変動があるため、シミュレーション結果と実物の動作状況が異なる場合がある。一般的に、遅延計算誤差は数％程度あり、製造ばらつきは数十％の誤差が発生すると言われている。そのため、従来のようにシミュレーション結果に応じてスキャンチェーンの再接続をしても、良品の実ＬＳＩがスキャンテスト時にフェイルするといった課題があった。
【００１０】
本発明の目的は、微細プロセスにおいて製造ばらつき、遅延計算誤差などシミュレーションで検出されない要因による遅延差（クロックスキュー）の発生を防止し、スキャンテスト時の回路の誤動作を防止することができる半導体集積回路を提供することである。
【００１１】
【課題を解決するための手段】
請求項１記載の半導体集積回路は、通常動作時にそれぞれ通常動作用クロック信号によって動作し、スキャンテスト時にスキャンチェーンを構成してスキャン用クロック信号によって動作する複数のフリップフロップ回路と、通常動作用クロック外部入力端子または内部クロック発生回路から入力される通常動作用クロック信号をフリップフロップ回路へ伝播する通常動作用クロック回路と、スキャン用クロック外部入力端子から入力されるスキャン用クロック信号をフリップフロップ回路へ伝播するスキャン用クロック回路とを備え、スキャン用クロック回路は、格子状の配線部を有し、格子状の配線部から取り出したスキャン用クロック信号をフリップフロップ回路へ供給するようにしている。
【００１２】
この請求項１の構成によれば、スキャン用クロック回路と通常動作用クロック回路とを分離し、スキャン用クロック回路に格子状の配線部を設け、その格子状の配線部のスキャン用クロック信号をフリップフロップ回路へ供給するようにしたことにより、微細プロセスにおいてスキャンテスト時に遅延計算誤差や製造ばらつきの影響によるクロックスキューの発生を防止し、スキャンチェーン回路の誤動作を防止することができる。
【００１３】
請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路において、スキャン用クロック回路の格子状の配線部の内部およびその近傍の領域にフリップフロップ回路が配置され、スキャン用クロック回路は、その格子状の配線部ではその中央にスキャン用クロック外部入力端子から伝播されるスキャン用クロック信号を入力し、格子状の配線部のそれぞれ所定の位置からスキャン用クロック信号を取り出してそれぞれのフリップフロップ回路へ供給するようにしたことを特徴とする。
【００１４】
この請求項２の構成によれば、請求項１の効果に加え、格子状の配線部の中央にスキャン用クロック信号が伝播されてくるので、格子状の配線部の任意の位置でフリップフロップ回路へ供給するスキャン用クロック信号を取り出しても、各フリップフロップ回路におけるスキャン用クロック信号の遅延差の発生を防止できる。
【００１５】
請求項３記載の半導体集積回路は、請求項１または２記載の半導体集積回路において、それぞれのフリップフロップ回路に対してセレクタ回路を設け、セレクタ回路は、通常動作用クロック回路によって伝播される通常動作用クロック信号とスキャン用クロック回路によって伝播されるスキャン用クロック信号とを入力し、通常動作時には通常動作用クロック信号を選択してフリップフロップ回路へ出力し、スキャンテスト時にはスキャン用クロック信号を選択してフリップフロップ回路へ出力するようにしたことを特徴とする。
【００１６】
この請求項３の構成によれば、請求項１または２の効果に加え、セレクタ回路を設けることで、フリップフロップ回路へ入力するクロックを通常動作時とスキャンテスト時とで容易に切り替えることができる。
【００１７】
請求項４記載の半導体集積回路は、請求項１〜３のうちのいずれかに記載の半導体集積回路において、通常動作用クロック回路は、通常動作用クロック信号の伝播経路をツリー状に構成したことを特徴とする。
【００１８】
この請求項４の構成によれば、請求項１〜３のうちのいずれかの効果に加え、通常動作用クロック信号の伝播経路をツリー状に構成したことにより、通常動作用クロック回路の回路構成を小さくして、通常動作時に同期するフリップフロップ回路の通常動作用クロック信号の遅延を制御することができ、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００１９】
請求項５記載の半導体集積回路は、請求項１〜３のうちのいずれかに記載の半導体集積回路において、通常動作用クロック回路で伝播される通常動作用クロック信号が複数種類あり、スキャンチェーンを構成するそれぞれのフリップフロップ回路には複数種類のうちのいずれか１種類の通常動作用クロック信号が供給されるとともに通常動作時に同期するフリップフロップ回路には同じ種類の通常動作用クロック信号が供給され、通常動作用クロック回路は、各種類ごとの通常動作用クロック信号の伝播経路をツリー状に構成したことを特徴とする。
【００２０】
この請求項５の構成によれば、請求項１〜３のうちのいずれかの効果に加え、通常動作用クロック回路で伝播される通常動作用クロック信号が複数種類ある場合に、各種類ごとの通常動作用クロック信号の伝播経路をツリー状に構成したことにより、通常動作用クロック回路の回路構成を小さくして、通常動作時に同期するフリップフロップ回路の通常動作用クロック信号の遅延を制御することができ、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００２１】
請求項６記載の半導体集積回路は、請求項１〜５のうちのいずれかに記載の半導体集積回路において、スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に格子状の配線部を駆動する駆動素子を接続し、駆動素子の電源配線が通常動作用クロック回路を構成する素子の電源配線に比べて配線幅が太く低抵抗であることを特徴とする。
【００２２】
この請求項６の構成によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子の電源配線が通常動作用クロック回路を構成する素子の電源配線に比べて配線幅が太く低抵抗であることにより、駆動素子によるＩＲ−Ｄｒｏｐを防止し、スキャンテスト時の動作を安定化させることができる。
【００２３】
請求項７記載の半導体集積回路は、請求項１〜５のうちのいずれかに記載の半導体集積回路において、スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に格子状の配線部を駆動する駆動素子を接続し、駆動素子の電源電圧を、通常動作用クロック回路を構成する素子の電源電圧よりも低くしたことを特徴とする。
【００２４】
この請求項７の構成によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子の電源電圧を、通常動作用クロック回路を構成する素子の電源電圧よりも低くすることにより、格子状の配線部を駆動する駆動素子の出力信号の振幅幅を他の信号に比べて小さくし、面積増加を最低限度に抑え、配線容量の大きい格子状の配線部の電源電圧を低くすることで消費電力を低減することができる。
【００２５】
請求項８記載の半導体集積回路は、請求項１〜５のうちのいずれかに記載の半導体集積回路において、スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に格子状の配線部を駆動する駆動素子を接続し、駆動素子から格子状の配線部を介してそれぞれのフリップフロップ回路に伝播されるスキャン用クロック信号の駆動素子からの最短の伝播経路が長いフリップフロップ回路から短いフリップフロップ回路に向けてスキャンチェーン接続したことを特徴とする。
【００２６】
この請求項８の構成によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子から格子状の配線部を介してそれぞれのフリップフロップ回路に伝播されるスキャン用クロック信号の駆動素子からの最短の伝播経路が長いフリップフロップ回路から短いフリップフロップ回路に向けてスキャンチェーン接続したことにより、格子状の配線部の遅延差とフリップフロップ回路のＩＲ−Ｄｒｏｐ量の差による遅延差が要因となるホールドエラーが防止され、スキャンテスト時の誤動作を防止することができる。
【００２７】
請求項９記載の半導体集積回路は、請求項１〜５のうちのいずれかに記載の半導体集積回路において、通常動作用クロック回路の通常動作用クロック信号の伝播経路となる配線の一部をスキャン用クロック回路の格子状の配線部の配線と並行に配置し、通常動作時にはスキャン用クロック信号に代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号に代えて接地電位に固定された信号を用いることを特徴とする。
【００２８】
この請求項９の構成によれば、請求項１〜５のうちのいずれかの効果に加え、通常動作用クロック回路の通常動作用クロック信号の伝播経路となる配線の一部をスキャン用クロック回路の格子状の配線部の配線と並行に配置し、通常動作時にはスキャン用クロック信号に代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号に代えて接地電位に固定された信号を用いることにより、それぞれの配線がシールドの役割を果たし、配線面積を増加させることなくクロストークノイズを防止することができる。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
第１の実施の形態について、図１〜図３を用いて説明する。
【００３０】
図１は第１の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造を示す概念図である。
【００３１】
本実施の形態の半導体集積回路は、スキャン用のクロック回路の格子配線Ｓ５００と、スキャン用のクロック回路の格子配線Ｓ５００の中心に配置された駆動素子Ｓ５０１と、スキャン用のフリップフロップ回路（以下「ＦＦ回路」という）Ｆ５００と、スキャン用クロック信号ＳＣＫと通常動作用クロック信号ＮＣＫ（ＮＣＫ１，ＮＣＫ２，ＮＣＫ３等）を選択して出力するセレクタ回路ＳＬ５００と、通常動作用のクロック回路の信号を駆動する素子Ｎ５０１とを備えている。本実施の形態では、スキャン用クロック回路の駆動素子Ｓ５０１、通常動作用クロック回路の駆動素子Ｎ５０１には、それぞれバッファを用いているが、インバータを用いても構わない。
【００３２】
図２は第１の実施の形態に係わるスキャン用クロック回路のクロック配線構造と素子との配置関係を示した図である。尚、図２ではセレクタ回路ＳＬ５００を省略している。
【００３３】
スキャン用のクロック回路の格子配線Ｓ５００の中心に駆動素子Ｓ５０１が配置され、スキャン用のＦＦ回路Ｆ５００が格子配線Ｓ５００の内部領域およびその近傍の領域に配置される。
【００３４】
通常動作用のクロック回路に入力される複数の通常動作用クロック信号ＮＣＫ（ＮＣＫ１，ＮＣＫ２，ＮＣＫ３等）は、それぞれ周波数が異なり、通常動作用クロック外部入力端子（図示せず）または内部クロック発生回路（図示せず）から入力され、通常動作用のクロック回路を伝播しセレクタ回路ＳＬ５００を介しスキャン用のＦＦ回路Ｆ５００へ供給される。このようにスキャン用のＦＦ回路Ｆ５００は、通常動作時には複数のクロック信号ＮＣＫで動作し、それぞれ異なるクロック信号が入力される。通常動作時のクロック信号ＮＣＫは、駆動素子Ｎ５０１で駆動されて伝播し、駆動素子Ｎ５０１はツリー構造でスキャン用ＦＦ回路Ｆ５００へのクロック信号の到着時間を制御する。また、図１の例では通常動作用のクロック回路は複数のツリー構造を有し、スキャン時には同期しても、通常動作時には同期しないＦＦ回路Ｆ５００間の到着時間は、異なるツリー構造でクロック信号の到着時間を制御するため、クロック信号によって遅延時間は異なる。
【００３５】
スキャン用クロックＳＣＫは、スキャン用クロック外部入力端子（図示せず）から入力され、スキャン用のクロック回路を伝播しセレクタ回路ＳＬ５００を介しＦＦ回路Ｆ５００へ供給される。スキャン用のクロック回路は、図２のように格子配線Ｓ５００の中心にスキャン用クロックＳＣＫを入力する駆動素子Ｓ５０１が配置され、駆動素子Ｓ５０１の出力が格子配線Ｓ５００の中心部に接続されている。そしてスキャンテスト時に同期する全てのスキャン用ＦＦ回路Ｆ５００のクロック端子がそれぞれセレクタ回路ＳＬ５００を介して格子配線Ｓ５００に接続されている。
【００３６】
セレクタ回路ＳＬ５００は、スキャン用のＦＦ回路Ｆ５００のクロック端子の直前に挿入され、通常動作時には通常動作用クロック信号ＮＣＫを選択しＦＦ回路Ｆ５００へ出力し、スキャンテスト時にはスキャン用クロック信号ＳＣＫを選択しＦＦ回路Ｆ５００へ出力する。このセレクタ回路ＳＬ５００の選択動作の切替え制御は、例えばテストモード信号（図示せず）を制御信号として入力する構成とし、テストモード信号の入力の有無により選択するクロック信号を切り替えるようにすればよい。
【００３７】
また、スキャン用のＦＦ回路Ｆ５００は、スキャンテスト時にはスキャンチェーン接続が有効となりシフトレジスタを構成するが、通常動作時にはスキャンチェーン接続が無効となりそれぞれ個別に動作する。このスキャン用のＦＦ回路Ｆ５００のスキャンチェーン接続の有効・無効の切替えは、セレクタ回路ＳＬ５００同様、テストモード信号を用いて制御するように構成できる。
【００３８】
以上のように本実施の形態によれば、スキャン用クロック回路を通常動作用クロック回路と分離し、スキャン用クロック回路に格子配線Ｓ５００を設け、その格子配線Ｓ５００からスキャン用クロック信号ＳＣＫをＦＦ回路Ｆ５００へ供給するようにしたことにより、微細プロセスにおいて遅延計算誤差や製造ばらつきの影響によるクロックスキューの発生を防止し、スキャンテスト時の誤動作を防止することができる。
【００３９】
また、通常動作用クロック回路は、通常動作時に同期するＦＦ回路Ｆ５００のみのクロック信号の遅延をツリー構造で制御し、最小限の構成のクロック回路でＦＦ回路Ｆ５００を制御することができ、消費電力を削減することができる。また、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００４０】
なお、スキャン用クロックＳＣＫと通常動作用クロックＮＣＫを選択するセレクタ回路ＳＬ５００に接続されるスキャン用ＦＦ回路Ｆ５００の個数は、図３（ａ）のように１個であってもよいし、図３（ｂ）、（ｃ）のように複数個であってもよい。図１では、セレクタ回路ＳＬ５００にそれぞれ１個のスキャン用ＦＦ回路Ｆ５００が接続された例を示し、図２では２個のスキャン用ＦＦ回路Ｆ５００が接続される例（ただしセレクタ回路ＳＬ５００は図示せず）を示しているが、それぞれのセレクタ回路ＳＬ５００に接続されるスキャン用ＦＦ回路Ｆ５００の個数が異なってもよい。
【００４１】
（第２の実施の形態）
第２の実施の形態について、図４を用いて説明する。
【００４２】
図４は第２の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造と電源配線構造を示した図であり、第１の実施の形態と同様のものには同一符号を付してその説明を省略する。
【００４３】
この第２の実施の形態では、第１の実施の形態の構成において、スキャン用クロック回路の駆動素子Ｓ５０１の電源配線を補強電源配線Ｐ５００として、通常動作用クロック回路の駆動素子Ｎ５０１等の他の電源配線（図示せず）よりも配線幅を太くして抵抗値を小さくしたことを特徴とし、この場合、駆動素子Ｓ５０１が配置される領域Ｒ５００と駆動素子Ｎ５０１が配置される領域Ｒ５０１とが区別される。この他の構成については、第１の実施の形態と同様である。尚、図４ではセレクタ回路ＳＬ５００を省略して示してあり、通常動作用のクロック回路の配線Ｎ５００で駆動素子Ｎ５０１とスキャン用のＦＦ回路Ｆ５００とが接続されているが、実際は図１のようにセレクタ回路ＳＬ５００を介して接続される。
【００４４】
本実施の形態によれば、第１の実施の形態の効果に加え、駆動素子Ｓ５０１にのみ低抵抗の補強電源配線Ｐ５００を用いて電源供給を行うことで、電流の供給源から素子Ｓ５０１までの抵抗を下げることができるため、消費電力の大きい、格子配線Ｓ５００を駆動する素子Ｓ５０１によるＩＲ−Ｄｒｏｐを防止することができ、スキャン動作時の動作を安定化させることができる。
【００４５】
（第３の実施の形態）
第３の実施の形態について、第２の実施の形態と同じ図４を用いて説明する。
【００４６】
図４は第３の実施の形態に係わる通常動作のクロック配線とスキャン用のクロック配線構造と電源配線構造を示した図であり、第１の実施の形態と同様のものには同一符号を付してその説明を省略する。
【００４７】
この第３の実施の形態では、第１の実施の形態の構成において、スキャン用クロック回路の駆動素子Ｓ５０１の電源配線Ｐ５００に、通常動作用クロック回路の駆動素子Ｎ５０１等の他の電源配線（図示せず）に供給する電圧よりも低電圧を供給するようにしたことを特徴とし、この場合、駆動素子Ｓ５０１が配置される領域Ｒ５００と駆動素子Ｎ５０１が配置される領域Ｒ５０１とが区別される。この他の構成については、第１の実施の形態と同様である。したがって、第３の実施の形態では、電源配線Ｐ５００は他の電源配線（図示せず）と同じ配線幅である。
【００４８】
本実施の形態によれば、第１の実施の形態の効果に加え、駆動素子Ｓ５０１の電源電圧を、駆動素子Ｎ５０１やスキャン用ＦＦ回路Ｆ５００等に供給する電源電圧より低く設定することで、駆動素子Ｓ５０１が駆動する格子配線Ｓ５００を伝播する信号の振幅幅を他の信号の振幅に比べて小さくしている。このように、駆動素子Ｓ５０１のみに低電源電圧を供給することで、面積増加を最低限度に抑え、配線容量の大きい格子配線Ｓ５００の電源電圧を低くすることで消費電力が大幅に低減することができる。
【００４９】
（第４の実施の形態）
第４の実施の形態について、図５を用いて説明する。
【００５０】
図５は第４の実施の形態の半導体集積回路に係わるスキャン用のクロック配線構造とスキャンチェーンの接続の配線構造を示した図であり、第１の実施の形態と同様のものには同一符号を付してその説明を省略する。
【００５１】
この第４の実施の形態では、第１の実施の形態の構成において、スキャン用クロック回路の駆動素子Ｓ５０１から格子配線Ｓ５００を介して伝播されるスキャン用クロック信号ＳＣＫ（図１）の最短の伝播経路が長いＦＦ回路５００から短いＦＦ回路５００に向けてスキャンデータが送られるようにスキャンチェーン接続（Ｃ５００）したことを特徴とする。スキャン用ＦＦ回路５００の例えばＦＦ回路Ｆ５０１〜Ｆ５０４のスキャンチェーン接続順序は、駆動素子Ｓ５０１からの伝播経路が最も長いスキャン用ＦＦ回路Ｆ５０１から、Ｆ５０２、Ｆ５０３、Ｆ５０４の順に接続されている。この他の構成については、第１の実施の形態と同様である。
【００５２】
スキャン動作時のクロック信号の遅延は、格子配線Ｓ５００の場合、配線遅延の影響で駆動素子Ｓ５０１からの距離が長い程大きくなる傾向にある。また、ＩＲ−Ｄｒｏｐ量は回路の中央ほど大きく外側ほど小さいため、スキャン用のＦＦ回路Ｆ５００から出力される信号の伝播の速度は、中央ほど速く、外側ほど遅い。そのため、クロック信号の伝播遅延が大きく、動作の遅い格子配線Ｓ５００の外側に位置するスキャン用のＦＦ回路Ｆ５００から、クロック信号の伝播速度が速く、動作の速い格子配線Ｓ５００の中央に近いスキャン用のＦＦ回路Ｆ５００に向けてスキャンチェーンを接続することで、ホールドエラーが防止され、スキャン動作時の誤動作を防止することができる。なお、第１の実施の形態と同様の効果も得られることは言うまでもない。
【００５３】
（第５の実施の形態）
第５の実施の形態について、図６を用いて説明する。
【００５４】
図６は第５の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造を示した図であり、第１の実施の形態と同様のものには同一符号を付してその説明を省略する。
【００５５】
この第５の実施の形態では、第１の実施の形態の構成において、通常動作用クロック回路の配線Ｎ５００の一部をスキャン用クロック回路の格子配線Ｓ５００の配線と並行に配置し、通常動作時にはスキャン用クロック信号ＳＣＫに代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号ＮＣＫに代えて接地電位に固定された信号を用いることを特徴とし、この他の構成は第１の実施の形態と同様である。尚、図５ではセレクタ回路ＳＬ５００を省略している。
【００５６】
本実施の形態によれば、第１の実施の形態の効果に加え、通常動作時には、スキャン用のクロック信号ＳＣＫに代えて接地電位を印加することで、通常動作用のクロック回路の配線Ｎ５００に隣接するスキャン用のクロック回路の格子配線Ｓ５００がシールド配線の役割を果たし、クロストークノイズを防止することができる。また、スキャン動作時には、通常動作用のクロック信号ＮＣＫに代えて接地電位を印加することで、スキャン用のクロック回路の格子配線Ｓ５００に隣接する通常動作用のクロック回路の配線Ｎ５００がシールド配線の役割を果たし、クロストークノイズを防止することができる。このように、スキャン用のクロック配線と通常動作用のクロック配線同士をそれぞれシールド配線として活用することで、シールド専用の配線を生成することなく、クロストークを防止でき、面積削減ができる。
【００５７】
なお、上記の第１〜第５の実施の形態では、例えば図１に示されるように、スキャンチェーンを構成する複数のスキャン用ＦＦ回路Ｆ５００には、通常動作時に複数の異なるクロック信号ＮＣＫ１、ＮＣＫ２、ＮＣＫ３が入力され、それぞれがツリー構造で伝播され、通常動作用のクロック回路が複数のツリー構造で構成されるものとしたが、複数のスキャン用ＦＦ回路Ｆ５００に通常動作時に同じクロック信号ＮＣＫが入力され、通常動作用のクロック回路が１つのツリー構造で構成されてあってもよい。また、スキャンテスト時に同期する全てのスキャン用ＦＦ回路Ｆ５００に対し１つの格子配線Ｓ５００を設けることで、１つのチップ内には１つの格子配線Ｓ５００を設ければすむ。
【００５８】
【発明の効果】
請求項１の発明によれば、スキャン用クロック回路と通常動作用クロック回路とを分離し、スキャン用クロック回路に格子状の配線部を設け、その格子状の配線部のスキャン用クロック信号をフリップフロップ回路へ供給するようにしたことにより、微細プロセスにおいてスキャンテスト時に遅延計算誤差や製造ばらつきの影響によるクロックスキューの発生を防止し、スキャンチェーン回路の誤動作を防止することができる。
【００５９】
請求項２の発明によれば、請求項１の効果に加え、格子状の配線部の中央にスキャン用クロック信号が伝播されてくるので、格子状の配線部の任意の位置でフリップフロップ回路へ供給するスキャン用クロック信号を取り出しても、各フリップフロップ回路におけるスキャン用クロック信号の遅延差の発生を防止できる。
【００６０】
請求項３の発明によれば、請求項１または２の効果に加え、セレクタ回路を設けることで、フリップフロップ回路へ入力するクロックを通常動作時とスキャンテスト時とで容易に切り替えることができる。
【００６１】
請求項４の発明によれば、請求項１〜３のうちのいずれかの効果に加え、通常動作用クロック信号の伝播経路をツリー状に構成したことにより、通常動作用クロック回路の回路構成を小さくして、通常動作時に同期するフリップフロップ回路の通常動作用クロック信号の遅延を制御することができ、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００６２】
請求項５の発明によれば、請求項１〜３のうちのいずれかの効果に加え、通常動作用クロック回路で伝播される通常動作用クロック信号が複数種類ある場合に、各種類ごとの通常動作用クロック信号の伝播経路をツリー状に構成したことにより、通常動作用クロック回路の回路構成を小さくして、通常動作時に同期するフリップフロップ回路の通常動作用クロック信号の遅延を制御することができ、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００６３】
請求項６の発明によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子の電源配線が通常動作用クロック回路を構成する素子の電源配線に比べて配線幅が太く低抵抗であることにより、駆動素子によるＩＲ−Ｄｒｏｐを防止し、スキャンテスト時の動作を安定化させることができる。
【００６４】
請求項７の発明によれば、請求項１〜５のうちのいずれかの効果に加え、
スキャン用クロック回路の格子状の配線部を駆動する駆動素子の電源電位を、通常動作用クロック回路を構成する素子の電源電位よりも低くすることにより、格子状の配線部を駆動する駆動素子の出力信号の振幅幅を他の信号に比べて小さくし、面積増加を最低限度に抑え、配線容量の大きい格子状の配線部の電源電位を低くすることで消費電力を低減することができる。
【００６５】
請求項８の発明によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子から格子状の配線部を介してそれぞれのフリップフロップ回路に伝播されるスキャン用クロック信号の駆動素子からの最短の伝播経路が長いフリップフロップ回路から短いフリップフロップ回路に向けてスキャンチェーン接続したことにより、格子状の配線部の遅延差とフリップフロップ回路のＩＲ−Ｄｒｏｐ量の差による遅延差が要因となるホールドエラーが防止され、スキャンテスト時の誤動作を防止することができる。
【００６６】
請求項９の発明によれば、請求項１〜５のうちのいずれかの効果に加え、通常動作用クロック回路の通常動作用クロック信号の伝播経路となる配線の一部をスキャン用クロック回路の格子状の配線部の配線と並行に配置し、通常動作時にはスキャン用クロック信号に代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号に代えて接地電位に固定された信号を用いることにより、それぞれの配線がシールドの役割を果たし、配線面積を増加させることなくクロストークノイズを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造を示す図
【図２】本発明の第１の実施の形態におけるスキャン用のクロック配線構造と素子との配置関係を示す図
【図３】本発明の第１の実施の形態におけるセレクタ回路に対するフリップフロップ回路の接続例を示す図
【図４】本発明の第２、第３の実施の形態の半導体集積回路に係わる通常動作のクロック配線とスキャン用のクロック配線構造と電源配線構造を示した図
【図５】本発明の第４の実施の形態の半導体集積回路に係わるスキャン用のクロック配線構造とスキャンチェーンの接続の配線構造を示した図
【図６】本発明の第５の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造を示した図
【図７】従来の半導体集積回路のクロック回路構造を示す図
【符号の説明】
Ｆ５００ スキャン用のフリップフロップ回路
ＳＬ５００ セレクタ回路
Ｓ５００ スキャン用クロック回路の格子配線
Ｓ５０１ スキャン用クロック回路の駆動素子
Ｎ５０１ 通常動作用クロック回路の駆動素子
【発明の属する技術分野】
本発明は、内部回路の接続状態などをテストするためのスキャンテスト回路を備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路では、製造した半導体の動作確認のため、テスト回路を組み込んでテストを行う一般的な手法として、スキャンテストがある。スキャンテストでは、全半導体素子の製造上の不良を確認するために、通常動作以外に、低周波数のクロック信号にて、各半導体素子が動作しているかを確認する。
【０００３】
図７は従来の半導体集積回路におけるスキャンテスト回路のクロック配線構造を示す概念図です。
【０００４】
このクロック配線構造は、制御信号Ｅｎａｂｌｅによってスキャン用クロック信号ＳＣＫと通常動作用クロック信号ＮＣＫのいずれかを選択して出力するセレクタ６００と、チェーン状に接続されたスキャン用のフリップフロップ回路（以下「ＦＦ回路」という）Ｆ５００と、ＦＦ回路Ｆ５００にクロック信号を伝播するバッファＮ５０１とを備えている。
【０００５】
スキャンテスト時は、スキャン入力から信号を入力し、ＦＦ回路Ｆ５００を繋ぐチェーンを経由してスキャン出力に信号を伝播させ、その信号を観測することで半導体素子の良・不良を確認する。ＦＦ回路Ｆ５００間を接続するチェーンは、隣接するＦＦ回路Ｆ５００間で接続されるため、信号の伝播時間が短く、通常動作時に比べて誤動作しやすいという課題がある。
【０００６】
従来、スキャン回路の設計方法では、スキャンテスト時の誤動作を防止するため主な手法として、以下の２つがあった。
（１）シミュレーション結果などに基づいて、スキャンチェーン上に遅延素子の挿入や反転のラッチ回路を挿入することで、スキャンチェーンの信号の伝播を遅らせる。
（２）シミュレーション結果などに基づいて、スキャンチェーンの接続を変更し、スキャンチェーンの配線長を長くすることで、スキャンチェーンの信号の伝播を遅らせる。
【０００７】
例えば特許文献１には、クロックスキューに応じてスキャンチェーンの接続方法を変更することでスキャンテスト時の誤動作を防止する手法が記載されている。
【０００８】
【特許文献１】
特開平７−１９２０４３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、プロセスの微細化で、特に０．１３μｍ以細のプロセスでは遅延計算誤差や製造ばらつきによる遅延変動があるため、シミュレーション結果と実物の動作状況が異なる場合がある。一般的に、遅延計算誤差は数％程度あり、製造ばらつきは数十％の誤差が発生すると言われている。そのため、従来のようにシミュレーション結果に応じてスキャンチェーンの再接続をしても、良品の実ＬＳＩがスキャンテスト時にフェイルするといった課題があった。
【００１０】
本発明の目的は、微細プロセスにおいて製造ばらつき、遅延計算誤差などシミュレーションで検出されない要因による遅延差（クロックスキュー）の発生を防止し、スキャンテスト時の回路の誤動作を防止することができる半導体集積回路を提供することである。
【００１１】
【課題を解決するための手段】
請求項１記載の半導体集積回路は、通常動作時にそれぞれ通常動作用クロック信号によって動作し、スキャンテスト時にスキャンチェーンを構成してスキャン用クロック信号によって動作する複数のフリップフロップ回路と、通常動作用クロック外部入力端子または内部クロック発生回路から入力される通常動作用クロック信号をフリップフロップ回路へ伝播する通常動作用クロック回路と、スキャン用クロック外部入力端子から入力されるスキャン用クロック信号をフリップフロップ回路へ伝播するスキャン用クロック回路とを備え、スキャン用クロック回路は、格子状の配線部を有し、格子状の配線部から取り出したスキャン用クロック信号をフリップフロップ回路へ供給するようにしている。
【００１２】
この請求項１の構成によれば、スキャン用クロック回路と通常動作用クロック回路とを分離し、スキャン用クロック回路に格子状の配線部を設け、その格子状の配線部のスキャン用クロック信号をフリップフロップ回路へ供給するようにしたことにより、微細プロセスにおいてスキャンテスト時に遅延計算誤差や製造ばらつきの影響によるクロックスキューの発生を防止し、スキャンチェーン回路の誤動作を防止することができる。
【００１３】
請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路において、スキャン用クロック回路の格子状の配線部の内部およびその近傍の領域にフリップフロップ回路が配置され、スキャン用クロック回路は、その格子状の配線部ではその中央にスキャン用クロック外部入力端子から伝播されるスキャン用クロック信号を入力し、格子状の配線部のそれぞれ所定の位置からスキャン用クロック信号を取り出してそれぞれのフリップフロップ回路へ供給するようにしたことを特徴とする。
【００１４】
この請求項２の構成によれば、請求項１の効果に加え、格子状の配線部の中央にスキャン用クロック信号が伝播されてくるので、格子状の配線部の任意の位置でフリップフロップ回路へ供給するスキャン用クロック信号を取り出しても、各フリップフロップ回路におけるスキャン用クロック信号の遅延差の発生を防止できる。
【００１５】
請求項３記載の半導体集積回路は、請求項１または２記載の半導体集積回路において、それぞれのフリップフロップ回路に対してセレクタ回路を設け、セレクタ回路は、通常動作用クロック回路によって伝播される通常動作用クロック信号とスキャン用クロック回路によって伝播されるスキャン用クロック信号とを入力し、通常動作時には通常動作用クロック信号を選択してフリップフロップ回路へ出力し、スキャンテスト時にはスキャン用クロック信号を選択してフリップフロップ回路へ出力するようにしたことを特徴とする。
【００１６】
この請求項３の構成によれば、請求項１または２の効果に加え、セレクタ回路を設けることで、フリップフロップ回路へ入力するクロックを通常動作時とスキャンテスト時とで容易に切り替えることができる。
【００１７】
請求項４記載の半導体集積回路は、請求項１〜３のうちのいずれかに記載の半導体集積回路において、通常動作用クロック回路は、通常動作用クロック信号の伝播経路をツリー状に構成したことを特徴とする。
【００１８】
この請求項４の構成によれば、請求項１〜３のうちのいずれかの効果に加え、通常動作用クロック信号の伝播経路をツリー状に構成したことにより、通常動作用クロック回路の回路構成を小さくして、通常動作時に同期するフリップフロップ回路の通常動作用クロック信号の遅延を制御することができ、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００１９】
請求項５記載の半導体集積回路は、請求項１〜３のうちのいずれかに記載の半導体集積回路において、通常動作用クロック回路で伝播される通常動作用クロック信号が複数種類あり、スキャンチェーンを構成するそれぞれのフリップフロップ回路には複数種類のうちのいずれか１種類の通常動作用クロック信号が供給されるとともに通常動作時に同期するフリップフロップ回路には同じ種類の通常動作用クロック信号が供給され、通常動作用クロック回路は、各種類ごとの通常動作用クロック信号の伝播経路をツリー状に構成したことを特徴とする。
【００２０】
この請求項５の構成によれば、請求項１〜３のうちのいずれかの効果に加え、通常動作用クロック回路で伝播される通常動作用クロック信号が複数種類ある場合に、各種類ごとの通常動作用クロック信号の伝播経路をツリー状に構成したことにより、通常動作用クロック回路の回路構成を小さくして、通常動作時に同期するフリップフロップ回路の通常動作用クロック信号の遅延を制御することができ、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００２１】
請求項６記載の半導体集積回路は、請求項１〜５のうちのいずれかに記載の半導体集積回路において、スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に格子状の配線部を駆動する駆動素子を接続し、駆動素子の電源配線が通常動作用クロック回路を構成する素子の電源配線に比べて配線幅が太く低抵抗であることを特徴とする。
【００２２】
この請求項６の構成によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子の電源配線が通常動作用クロック回路を構成する素子の電源配線に比べて配線幅が太く低抵抗であることにより、駆動素子によるＩＲ−Ｄｒｏｐを防止し、スキャンテスト時の動作を安定化させることができる。
【００２３】
請求項７記載の半導体集積回路は、請求項１〜５のうちのいずれかに記載の半導体集積回路において、スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に格子状の配線部を駆動する駆動素子を接続し、駆動素子の電源電圧を、通常動作用クロック回路を構成する素子の電源電圧よりも低くしたことを特徴とする。
【００２４】
この請求項７の構成によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子の電源電圧を、通常動作用クロック回路を構成する素子の電源電圧よりも低くすることにより、格子状の配線部を駆動する駆動素子の出力信号の振幅幅を他の信号に比べて小さくし、面積増加を最低限度に抑え、配線容量の大きい格子状の配線部の電源電圧を低くすることで消費電力を低減することができる。
【００２５】
請求項８記載の半導体集積回路は、請求項１〜５のうちのいずれかに記載の半導体集積回路において、スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に格子状の配線部を駆動する駆動素子を接続し、駆動素子から格子状の配線部を介してそれぞれのフリップフロップ回路に伝播されるスキャン用クロック信号の駆動素子からの最短の伝播経路が長いフリップフロップ回路から短いフリップフロップ回路に向けてスキャンチェーン接続したことを特徴とする。
【００２６】
この請求項８の構成によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子から格子状の配線部を介してそれぞれのフリップフロップ回路に伝播されるスキャン用クロック信号の駆動素子からの最短の伝播経路が長いフリップフロップ回路から短いフリップフロップ回路に向けてスキャンチェーン接続したことにより、格子状の配線部の遅延差とフリップフロップ回路のＩＲ−Ｄｒｏｐ量の差による遅延差が要因となるホールドエラーが防止され、スキャンテスト時の誤動作を防止することができる。
【００２７】
請求項９記載の半導体集積回路は、請求項１〜５のうちのいずれかに記載の半導体集積回路において、通常動作用クロック回路の通常動作用クロック信号の伝播経路となる配線の一部をスキャン用クロック回路の格子状の配線部の配線と並行に配置し、通常動作時にはスキャン用クロック信号に代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号に代えて接地電位に固定された信号を用いることを特徴とする。
【００２８】
この請求項９の構成によれば、請求項１〜５のうちのいずれかの効果に加え、通常動作用クロック回路の通常動作用クロック信号の伝播経路となる配線の一部をスキャン用クロック回路の格子状の配線部の配線と並行に配置し、通常動作時にはスキャン用クロック信号に代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号に代えて接地電位に固定された信号を用いることにより、それぞれの配線がシールドの役割を果たし、配線面積を増加させることなくクロストークノイズを防止することができる。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
第１の実施の形態について、図１〜図３を用いて説明する。
【００３０】
図１は第１の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造を示す概念図である。
【００３１】
本実施の形態の半導体集積回路は、スキャン用のクロック回路の格子配線Ｓ５００と、スキャン用のクロック回路の格子配線Ｓ５００の中心に配置された駆動素子Ｓ５０１と、スキャン用のフリップフロップ回路（以下「ＦＦ回路」という）Ｆ５００と、スキャン用クロック信号ＳＣＫと通常動作用クロック信号ＮＣＫ（ＮＣＫ１，ＮＣＫ２，ＮＣＫ３等）を選択して出力するセレクタ回路ＳＬ５００と、通常動作用のクロック回路の信号を駆動する素子Ｎ５０１とを備えている。本実施の形態では、スキャン用クロック回路の駆動素子Ｓ５０１、通常動作用クロック回路の駆動素子Ｎ５０１には、それぞれバッファを用いているが、インバータを用いても構わない。
【００３２】
図２は第１の実施の形態に係わるスキャン用クロック回路のクロック配線構造と素子との配置関係を示した図である。尚、図２ではセレクタ回路ＳＬ５００を省略している。
【００３３】
スキャン用のクロック回路の格子配線Ｓ５００の中心に駆動素子Ｓ５０１が配置され、スキャン用のＦＦ回路Ｆ５００が格子配線Ｓ５００の内部領域およびその近傍の領域に配置される。
【００３４】
通常動作用のクロック回路に入力される複数の通常動作用クロック信号ＮＣＫ（ＮＣＫ１，ＮＣＫ２，ＮＣＫ３等）は、それぞれ周波数が異なり、通常動作用クロック外部入力端子（図示せず）または内部クロック発生回路（図示せず）から入力され、通常動作用のクロック回路を伝播しセレクタ回路ＳＬ５００を介しスキャン用のＦＦ回路Ｆ５００へ供給される。このようにスキャン用のＦＦ回路Ｆ５００は、通常動作時には複数のクロック信号ＮＣＫで動作し、それぞれ異なるクロック信号が入力される。通常動作時のクロック信号ＮＣＫは、駆動素子Ｎ５０１で駆動されて伝播し、駆動素子Ｎ５０１はツリー構造でスキャン用ＦＦ回路Ｆ５００へのクロック信号の到着時間を制御する。また、図１の例では通常動作用のクロック回路は複数のツリー構造を有し、スキャン時には同期しても、通常動作時には同期しないＦＦ回路Ｆ５００間の到着時間は、異なるツリー構造でクロック信号の到着時間を制御するため、クロック信号によって遅延時間は異なる。
【００３５】
スキャン用クロックＳＣＫは、スキャン用クロック外部入力端子（図示せず）から入力され、スキャン用のクロック回路を伝播しセレクタ回路ＳＬ５００を介しＦＦ回路Ｆ５００へ供給される。スキャン用のクロック回路は、図２のように格子配線Ｓ５００の中心にスキャン用クロックＳＣＫを入力する駆動素子Ｓ５０１が配置され、駆動素子Ｓ５０１の出力が格子配線Ｓ５００の中心部に接続されている。そしてスキャンテスト時に同期する全てのスキャン用ＦＦ回路Ｆ５００のクロック端子がそれぞれセレクタ回路ＳＬ５００を介して格子配線Ｓ５００に接続されている。
【００３６】
セレクタ回路ＳＬ５００は、スキャン用のＦＦ回路Ｆ５００のクロック端子の直前に挿入され、通常動作時には通常動作用クロック信号ＮＣＫを選択しＦＦ回路Ｆ５００へ出力し、スキャンテスト時にはスキャン用クロック信号ＳＣＫを選択しＦＦ回路Ｆ５００へ出力する。このセレクタ回路ＳＬ５００の選択動作の切替え制御は、例えばテストモード信号（図示せず）を制御信号として入力する構成とし、テストモード信号の入力の有無により選択するクロック信号を切り替えるようにすればよい。
【００３７】
また、スキャン用のＦＦ回路Ｆ５００は、スキャンテスト時にはスキャンチェーン接続が有効となりシフトレジスタを構成するが、通常動作時にはスキャンチェーン接続が無効となりそれぞれ個別に動作する。このスキャン用のＦＦ回路Ｆ５００のスキャンチェーン接続の有効・無効の切替えは、セレクタ回路ＳＬ５００同様、テストモード信号を用いて制御するように構成できる。
【００３８】
以上のように本実施の形態によれば、スキャン用クロック回路を通常動作用クロック回路と分離し、スキャン用クロック回路に格子配線Ｓ５００を設け、その格子配線Ｓ５００からスキャン用クロック信号ＳＣＫをＦＦ回路Ｆ５００へ供給するようにしたことにより、微細プロセスにおいて遅延計算誤差や製造ばらつきの影響によるクロックスキューの発生を防止し、スキャンテスト時の誤動作を防止することができる。
【００３９】
また、通常動作用クロック回路は、通常動作時に同期するＦＦ回路Ｆ５００のみのクロック信号の遅延をツリー構造で制御し、最小限の構成のクロック回路でＦＦ回路Ｆ５００を制御することができ、消費電力を削減することができる。また、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００４０】
なお、スキャン用クロックＳＣＫと通常動作用クロックＮＣＫを選択するセレクタ回路ＳＬ５００に接続されるスキャン用ＦＦ回路Ｆ５００の個数は、図３（ａ）のように１個であってもよいし、図３（ｂ）、（ｃ）のように複数個であってもよい。図１では、セレクタ回路ＳＬ５００にそれぞれ１個のスキャン用ＦＦ回路Ｆ５００が接続された例を示し、図２では２個のスキャン用ＦＦ回路Ｆ５００が接続される例（ただしセレクタ回路ＳＬ５００は図示せず）を示しているが、それぞれのセレクタ回路ＳＬ５００に接続されるスキャン用ＦＦ回路Ｆ５００の個数が異なってもよい。
【００４１】
（第２の実施の形態）
第２の実施の形態について、図４を用いて説明する。
【００４２】
図４は第２の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造と電源配線構造を示した図であり、第１の実施の形態と同様のものには同一符号を付してその説明を省略する。
【００４３】
この第２の実施の形態では、第１の実施の形態の構成において、スキャン用クロック回路の駆動素子Ｓ５０１の電源配線を補強電源配線Ｐ５００として、通常動作用クロック回路の駆動素子Ｎ５０１等の他の電源配線（図示せず）よりも配線幅を太くして抵抗値を小さくしたことを特徴とし、この場合、駆動素子Ｓ５０１が配置される領域Ｒ５００と駆動素子Ｎ５０１が配置される領域Ｒ５０１とが区別される。この他の構成については、第１の実施の形態と同様である。尚、図４ではセレクタ回路ＳＬ５００を省略して示してあり、通常動作用のクロック回路の配線Ｎ５００で駆動素子Ｎ５０１とスキャン用のＦＦ回路Ｆ５００とが接続されているが、実際は図１のようにセレクタ回路ＳＬ５００を介して接続される。
【００４４】
本実施の形態によれば、第１の実施の形態の効果に加え、駆動素子Ｓ５０１にのみ低抵抗の補強電源配線Ｐ５００を用いて電源供給を行うことで、電流の供給源から素子Ｓ５０１までの抵抗を下げることができるため、消費電力の大きい、格子配線Ｓ５００を駆動する素子Ｓ５０１によるＩＲ−Ｄｒｏｐを防止することができ、スキャン動作時の動作を安定化させることができる。
【００４５】
（第３の実施の形態）
第３の実施の形態について、第２の実施の形態と同じ図４を用いて説明する。
【００４６】
図４は第３の実施の形態に係わる通常動作のクロック配線とスキャン用のクロック配線構造と電源配線構造を示した図であり、第１の実施の形態と同様のものには同一符号を付してその説明を省略する。
【００４７】
この第３の実施の形態では、第１の実施の形態の構成において、スキャン用クロック回路の駆動素子Ｓ５０１の電源配線Ｐ５００に、通常動作用クロック回路の駆動素子Ｎ５０１等の他の電源配線（図示せず）に供給する電圧よりも低電圧を供給するようにしたことを特徴とし、この場合、駆動素子Ｓ５０１が配置される領域Ｒ５００と駆動素子Ｎ５０１が配置される領域Ｒ５０１とが区別される。この他の構成については、第１の実施の形態と同様である。したがって、第３の実施の形態では、電源配線Ｐ５００は他の電源配線（図示せず）と同じ配線幅である。
【００４８】
本実施の形態によれば、第１の実施の形態の効果に加え、駆動素子Ｓ５０１の電源電圧を、駆動素子Ｎ５０１やスキャン用ＦＦ回路Ｆ５００等に供給する電源電圧より低く設定することで、駆動素子Ｓ５０１が駆動する格子配線Ｓ５００を伝播する信号の振幅幅を他の信号の振幅に比べて小さくしている。このように、駆動素子Ｓ５０１のみに低電源電圧を供給することで、面積増加を最低限度に抑え、配線容量の大きい格子配線Ｓ５００の電源電圧を低くすることで消費電力が大幅に低減することができる。
【００４９】
（第４の実施の形態）
第４の実施の形態について、図５を用いて説明する。
【００５０】
図５は第４の実施の形態の半導体集積回路に係わるスキャン用のクロック配線構造とスキャンチェーンの接続の配線構造を示した図であり、第１の実施の形態と同様のものには同一符号を付してその説明を省略する。
【００５１】
この第４の実施の形態では、第１の実施の形態の構成において、スキャン用クロック回路の駆動素子Ｓ５０１から格子配線Ｓ５００を介して伝播されるスキャン用クロック信号ＳＣＫ（図１）の最短の伝播経路が長いＦＦ回路５００から短いＦＦ回路５００に向けてスキャンデータが送られるようにスキャンチェーン接続（Ｃ５００）したことを特徴とする。スキャン用ＦＦ回路５００の例えばＦＦ回路Ｆ５０１〜Ｆ５０４のスキャンチェーン接続順序は、駆動素子Ｓ５０１からの伝播経路が最も長いスキャン用ＦＦ回路Ｆ５０１から、Ｆ５０２、Ｆ５０３、Ｆ５０４の順に接続されている。この他の構成については、第１の実施の形態と同様である。
【００５２】
スキャン動作時のクロック信号の遅延は、格子配線Ｓ５００の場合、配線遅延の影響で駆動素子Ｓ５０１からの距離が長い程大きくなる傾向にある。また、ＩＲ−Ｄｒｏｐ量は回路の中央ほど大きく外側ほど小さいため、スキャン用のＦＦ回路Ｆ５００から出力される信号の伝播の速度は、中央ほど速く、外側ほど遅い。そのため、クロック信号の伝播遅延が大きく、動作の遅い格子配線Ｓ５００の外側に位置するスキャン用のＦＦ回路Ｆ５００から、クロック信号の伝播速度が速く、動作の速い格子配線Ｓ５００の中央に近いスキャン用のＦＦ回路Ｆ５００に向けてスキャンチェーンを接続することで、ホールドエラーが防止され、スキャン動作時の誤動作を防止することができる。なお、第１の実施の形態と同様の効果も得られることは言うまでもない。
【００５３】
（第５の実施の形態）
第５の実施の形態について、図６を用いて説明する。
【００５４】
図６は第５の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造を示した図であり、第１の実施の形態と同様のものには同一符号を付してその説明を省略する。
【００５５】
この第５の実施の形態では、第１の実施の形態の構成において、通常動作用クロック回路の配線Ｎ５００の一部をスキャン用クロック回路の格子配線Ｓ５００の配線と並行に配置し、通常動作時にはスキャン用クロック信号ＳＣＫに代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号ＮＣＫに代えて接地電位に固定された信号を用いることを特徴とし、この他の構成は第１の実施の形態と同様である。尚、図５ではセレクタ回路ＳＬ５００を省略している。
【００５６】
本実施の形態によれば、第１の実施の形態の効果に加え、通常動作時には、スキャン用のクロック信号ＳＣＫに代えて接地電位を印加することで、通常動作用のクロック回路の配線Ｎ５００に隣接するスキャン用のクロック回路の格子配線Ｓ５００がシールド配線の役割を果たし、クロストークノイズを防止することができる。また、スキャン動作時には、通常動作用のクロック信号ＮＣＫに代えて接地電位を印加することで、スキャン用のクロック回路の格子配線Ｓ５００に隣接する通常動作用のクロック回路の配線Ｎ５００がシールド配線の役割を果たし、クロストークノイズを防止することができる。このように、スキャン用のクロック配線と通常動作用のクロック配線同士をそれぞれシールド配線として活用することで、シールド専用の配線を生成することなく、クロストークを防止でき、面積削減ができる。
【００５７】
なお、上記の第１〜第５の実施の形態では、例えば図１に示されるように、スキャンチェーンを構成する複数のスキャン用ＦＦ回路Ｆ５００には、通常動作時に複数の異なるクロック信号ＮＣＫ１、ＮＣＫ２、ＮＣＫ３が入力され、それぞれがツリー構造で伝播され、通常動作用のクロック回路が複数のツリー構造で構成されるものとしたが、複数のスキャン用ＦＦ回路Ｆ５００に通常動作時に同じクロック信号ＮＣＫが入力され、通常動作用のクロック回路が１つのツリー構造で構成されてあってもよい。また、スキャンテスト時に同期する全てのスキャン用ＦＦ回路Ｆ５００に対し１つの格子配線Ｓ５００を設けることで、１つのチップ内には１つの格子配線Ｓ５００を設ければすむ。
【００５８】
【発明の効果】
請求項１の発明によれば、スキャン用クロック回路と通常動作用クロック回路とを分離し、スキャン用クロック回路に格子状の配線部を設け、その格子状の配線部のスキャン用クロック信号をフリップフロップ回路へ供給するようにしたことにより、微細プロセスにおいてスキャンテスト時に遅延計算誤差や製造ばらつきの影響によるクロックスキューの発生を防止し、スキャンチェーン回路の誤動作を防止することができる。
【００５９】
請求項２の発明によれば、請求項１の効果に加え、格子状の配線部の中央にスキャン用クロック信号が伝播されてくるので、格子状の配線部の任意の位置でフリップフロップ回路へ供給するスキャン用クロック信号を取り出しても、各フリップフロップ回路におけるスキャン用クロック信号の遅延差の発生を防止できる。
【００６０】
請求項３の発明によれば、請求項１または２の効果に加え、セレクタ回路を設けることで、フリップフロップ回路へ入力するクロックを通常動作時とスキャンテスト時とで容易に切り替えることができる。
【００６１】
請求項４の発明によれば、請求項１〜３のうちのいずれかの効果に加え、通常動作用クロック信号の伝播経路をツリー状に構成したことにより、通常動作用クロック回路の回路構成を小さくして、通常動作時に同期するフリップフロップ回路の通常動作用クロック信号の遅延を制御することができ、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００６２】
請求項５の発明によれば、請求項１〜３のうちのいずれかの効果に加え、通常動作用クロック回路で伝播される通常動作用クロック信号が複数種類ある場合に、各種類ごとの通常動作用クロック信号の伝播経路をツリー状に構成したことにより、通常動作用クロック回路の回路構成を小さくして、通常動作時に同期するフリップフロップ回路の通常動作用クロック信号の遅延を制御することができ、回路構成が小さくなることでクロックの遅延が削減され、製造ばらつきの影響を受けにくくなる。
【００６３】
請求項６の発明によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子の電源配線が通常動作用クロック回路を構成する素子の電源配線に比べて配線幅が太く低抵抗であることにより、駆動素子によるＩＲ−Ｄｒｏｐを防止し、スキャンテスト時の動作を安定化させることができる。
【００６４】
請求項７の発明によれば、請求項１〜５のうちのいずれかの効果に加え、
スキャン用クロック回路の格子状の配線部を駆動する駆動素子の電源電位を、通常動作用クロック回路を構成する素子の電源電位よりも低くすることにより、格子状の配線部を駆動する駆動素子の出力信号の振幅幅を他の信号に比べて小さくし、面積増加を最低限度に抑え、配線容量の大きい格子状の配線部の電源電位を低くすることで消費電力を低減することができる。
【００６５】
請求項８の発明によれば、請求項１〜５のうちのいずれかの効果に加え、スキャン用クロック回路の格子状の配線部を駆動する駆動素子から格子状の配線部を介してそれぞれのフリップフロップ回路に伝播されるスキャン用クロック信号の駆動素子からの最短の伝播経路が長いフリップフロップ回路から短いフリップフロップ回路に向けてスキャンチェーン接続したことにより、格子状の配線部の遅延差とフリップフロップ回路のＩＲ−Ｄｒｏｐ量の差による遅延差が要因となるホールドエラーが防止され、スキャンテスト時の誤動作を防止することができる。
【００６６】
請求項９の発明によれば、請求項１〜５のうちのいずれかの効果に加え、通常動作用クロック回路の通常動作用クロック信号の伝播経路となる配線の一部をスキャン用クロック回路の格子状の配線部の配線と並行に配置し、通常動作時にはスキャン用クロック信号に代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号に代えて接地電位に固定された信号を用いることにより、それぞれの配線がシールドの役割を果たし、配線面積を増加させることなくクロストークノイズを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造を示す図
【図２】本発明の第１の実施の形態におけるスキャン用のクロック配線構造と素子との配置関係を示す図
【図３】本発明の第１の実施の形態におけるセレクタ回路に対するフリップフロップ回路の接続例を示す図
【図４】本発明の第２、第３の実施の形態の半導体集積回路に係わる通常動作のクロック配線とスキャン用のクロック配線構造と電源配線構造を示した図
【図５】本発明の第４の実施の形態の半導体集積回路に係わるスキャン用のクロック配線構造とスキャンチェーンの接続の配線構造を示した図
【図６】本発明の第５の実施の形態の半導体集積回路に係わる通常動作用のクロック配線とスキャン用のクロック配線構造を示した図
【図７】従来の半導体集積回路のクロック回路構造を示す図
【符号の説明】
Ｆ５００ スキャン用のフリップフロップ回路
ＳＬ５００ セレクタ回路
Ｓ５００ スキャン用クロック回路の格子配線
Ｓ５０１ スキャン用クロック回路の駆動素子
Ｎ５０１ 通常動作用クロック回路の駆動素子
Claims (9)
- 通常動作時にそれぞれ通常動作用クロック信号によって動作し、スキャンテスト時にスキャンチェーンを構成してスキャン用クロック信号によって動作する複数のフリップフロップ回路と、
通常動作用クロック外部入力端子または内部クロック発生回路から入力される前記通常動作用クロック信号を前記フリップフロップ回路へ伝播する通常動作用クロック回路と、
スキャン用クロック外部入力端子から入力される前記スキャン用クロック信号を前記フリップフロップ回路へ伝播するスキャン用クロック回路とを備え、
前記スキャン用クロック回路は、格子状の配線部を有し、前記格子状の配線部から取り出した前記スキャン用クロック信号を前記フリップフロップ回路へ供給するようにした半導体集積回路。 - スキャン用クロック回路の格子状の配線部の内部およびその近傍の領域にフリップフロップ回路が配置され、前記スキャン用クロック回路は、その格子状の配線部ではその中央にスキャン用クロック外部入力端子から伝播されるスキャン用クロック信号を入力し、前記格子状の配線部のそれぞれ所定の位置からスキャン用クロック信号を取り出してそれぞれのフリップフロップ回路へ供給するようにしたことを特徴とする請求項１記載の半導体集積回路。
- それぞれのフリップフロップ回路に対してセレクタ回路を設け、前記セレクタ回路は、通常動作用クロック回路によって伝播される通常動作用クロック信号とスキャン用クロック回路によって伝播されるスキャン用クロック信号とを入力し、通常動作時には前記通常動作用クロック信号を選択して前記フリップフロップ回路へ出力し、スキャンテスト時には前記スキャン用クロック信号を選択して前記フリップフロップ回路へ出力するようにしたことを特徴とする請求項１または２記載の半導体集積回路。
- 通常動作用クロック回路は、通常動作用クロック信号の伝播経路をツリー状に構成したことを特徴とする請求項１〜３のうちのいずれかに記載の半導体集積回路。
- 通常動作用クロック回路で伝播される通常動作用クロック信号が複数種類あり、スキャンチェーンを構成するそれぞれのフリップフロップ回路には複数種類のうちのいずれか１種類の前記通常動作用クロック信号が供給されるとともに通常動作時に同期する前記フリップフロップ回路には同じ種類の前記通常動作用クロック信号が供給され、前記通常動作用クロック回路は、各種類ごとの通常動作用クロック信号の伝播経路をツリー状に構成したことを特徴とする請求項１〜３のうちのいずれかに記載の半導体集積回路。
- スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に前記格子状の配線部を駆動する駆動素子を接続し、
前記駆動素子の電源配線が通常動作用クロック回路を構成する素子の電源配線に比べて配線幅が太く低抵抗であることを特徴とする請求項１〜５のうちのいずれかに記載の半導体集積回路。 - スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に前記格子状の配線部を駆動する駆動素子を接続し、
前記駆動素子の電源電圧を、通常動作用クロック回路を構成する素子の電源電圧よりも低くしたことを特徴とする請求項１〜５のうちのいずれかに記載の半導体集積回路。 - スキャン用クロック回路は、スキャン用クロック外部入力端子と格子状の配線部との間に前記格子状の配線部を駆動する駆動素子を接続し、
前記駆動素子から前記格子状の配線部を介してそれぞれのフリップフロップ回路に伝播されるスキャン用クロック信号の前記駆動素子からの最短の伝播経路が長い前記フリップフロップ回路から短い前記フリップフロップ回路に向けてスキャンチェーン接続したことを特徴とする請求項１〜５のうちのいずれかに記載の半導体集積回路。 - 通常動作用クロック回路の通常動作用クロック信号の伝播経路となる配線の一部をスキャン用クロック回路の格子状の配線部の配線と並行に配置し、通常動作時にはスキャン用クロック信号に代えて接地電位に固定された信号を用い、スキャンテスト時には通常動作用クロック信号に代えて接地電位に固定された信号を用いることを特徴とする請求項１〜５のうちのいずれかに記載の半導体集積回路。
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