JP4899556B2 - 半導体集積回路 - Google Patents
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Description
11−1乃至11−3 フリップフロップ群
12 エラー検出訂正回路
13 OR回路
15 チェイン
16 チェイン
21 データ用フリップフロップ
22 エラー訂正コード用フリップフロップ
23 ECC生成回路
24 ECCチェック訂正回路
25 エラー記憶回路
31 ラッチ
32 多数決論理回路
41乃至43 AND回路
44 OR回路
50 パリティ生成回路
51 データ用フリップフロップ
52 パリティビット用フリップフロップ
53 パリティチェック回路
61 データ用フリップフロップ
62 パリティビット用フリップフロップ
63 パリティチェック回路
71 セレクタ
72 AND回路
73 エラー記憶回路
74 エラー記憶回路
Claims (9)
- 複数のフリップフロップ群と、
該複数のフリップフロップ群の各々から出力されるエラー検出信号の論理和をとる論理回路
を含み、該複数のフリップフロップ群の各々は、
同一のクロック信号に同期して入力データをラッチする1つ又は複数のフリップフロップと、
該複数のフリップフロップの格納データのエラーを検出して訂正するとともに、該エラーの検出に応答してエラー検出を示す該エラー検出信号を出力するエラー検出訂正回路
を含むことを特徴とする半導体集積回路。 - 該複数のフリップフロップ群の各々は、該エラー検出訂正回路によるエラー検出に応答してエラー検出を示す値を格納するエラー検出用フリップフロップを更に含み、該複数のフリップフロップ群の各エラー検出用フリップフロップは直列に結合されてチェインを形成し、該チェインの終端を外部に出すように構成されることを特徴とする請求項1記載の半導体集積回路。
- 該複数のフリップフロップ群の複数のフリップフロップは直列に結合されてチェインを形成し、該チェインの終端を該半導体集積回路の外部に出すように構成されることを特徴とする請求項1記載の半導体集積回路。
- 該論理回路の出力は該半導体集積回路の外部に送出するように構成されることを特徴とする請求項1記載の半導体集積回路。
- エラー検出信号を判定してエラーの発生を検知するコントローラを更に含み、該論理回路の出力は該コントローラに供給するように構成されることを特徴とする請求項1記載の半導体集積回路。
- 該複数のフリップフロップ群の各々は、
該入力データからエラー訂正コードを生成するECC生成回路と、
該エラー訂正コードを格納するエラー訂正コード用フリップフロップと、
該1つ又は複数のフリップフロップのデータと該エラー訂正コード用フリップフロップの該エラー訂正コードとに基づいてエラー検出及びエラー訂正を行うECCチェック訂正回路
を更に含み、前記エラー検出訂正回路は前記ECCチェック訂正回路であることを特徴とする請求項1記載の半導体集積回路。 - 該複数のフリップフロップ群の該1つ又は複数のフリップフロップの各々は、
該入力データ中の同一の1ビットをそれぞれがラッチする複数のラッチと、
該複数のラッチの出力の多数決論理を算出する多数決論理回路
を更に含み、前記エラー検出訂正回路は、前記多数決論理回路を含むことを特徴とする請求項1記載の半導体集積回路。 - 該複数のフリップフロップ群の該1つ又は複数のフリップフロップの各々は、該クロック信号を遅延して異なるタイミングのクロック信号を生成する1つ又は複数の遅延素子を更に含み、該複数のラッチの少なくとも2つは互いに異なるタイミングのクロック信号に同期して該入力データ中の同一の1ビットをラッチすることを特徴とする請求項7記載の半導体集積回路。
- 該1つ又は複数のフリップフロップは第1のグループのフリップフロップであり、該複数のフリップフロップ群の各々は、
該入力データからパリティビットを生成するパリティ生成回路と、
該パリティビットを格納するパリティビット用フリップフロップと、
該クロック信号に同期して該入力データをラッチする1つ又は複数の第2のグループのフリップフロップと、
該パリティビット用フリップフロップの該パリティビットに基づいて該第1のグループのフリップフロップをパリティチェックする第1のパリティチェック回路と、
該第1のパリティチェック回路のパリティチェック結果に応じて該第1のグループのフリップフロップのデータ又は該第2のグループのフリップフロップのデータを選択して出力するセレクタ
を含み、前記エラー検出訂正回路は、前記第1のパリティチェック回路と前記セレクタとを含むことを特徴とする請求項1記載の半導体集積回路。
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