KR102267860B1 - 결함 탐지를 가진 오류 정정 하드웨어 - Google Patents

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Abstract

설명된 예시들에서, 오류 정정 코드(ECC) 하드웨어는 기입 생성(Gen) ECC 로직(115b), 및 메모리 회로(130)의 ECC 출력에 결합된 검사 ECC 블록(120b)을 포함하고, 판독 Gen ECC 로직(120b1)은 단일 비트 오류 정정 블록(120d)에 결합된 신드롬 디코드 블록(120c)에 신드롬 신호를 출력하는 XOR 회로(120b2)에 결합된다. 제1 MUX(115a)가 기입 Gen ECC 로직(115b)에 대한 입력과 직렬로 기입 데이터를 수신하거나, 제2 MUX(120e)가 판독 Gen ECC 로직(120b1)의 입력과 직렬로 메모리 회로(130)로부터 판독 데이터를 수신한다. 교차-결합 커넥터(150, 150')는 메모리 회로(130)로부터의 판독 데이터를 제1 MUX(115a)의 제2 입력에 결합시키거나, 기입 데이터를 제2 MUX(120e)의 제2 입력에 결합시킨다. ECC 비트 비교기(135)는 기입 Gen ECC 로직(115b)의 출력을 판독 Gen ECC 로직 출력(120b1)과 비교한다.

Description

결함 탐지를 가진 오류 정정 하드웨어
본 발명은 일반적으로 오류 정정 코드들(ECC)에 관한 것으로, 보다 구체적으로는 ECC 로직 회로의 결함 탐지를 위한 하드웨어에 관한 것이다.
오류 정정 코드(ECC) 메모리는 대부분의 종래의 유형들의 내부 데이터 손상을 탐지하고 정정할 수 있는 컴퓨터 데이터 저장소의 유형이다. ECC 메모리 회로들은 기능적 안전 요건들을 준수해야 하는 안전 필수 첨단 운전자 보조 시스템(ADAS)을 위한 자동차 또는 과학 메모리들을 위한 것과 같이, 데이터 손상이 일반적으로 용인될 수 없는 컴퓨터들에 사용될 수 있다.
메모리들(예를 들어, 정적 랜덤 액세스 메모리(SRAM), 판독 전용 메모리(ROM), 또는 플래시 메모리) 상에 ECC를 구현하는 것은 메모리들 내에서 데이터 무결성을 보장하기 위해 안전 필수 응용들에 사용되는 표준 안전 메카니즘이다. 종래부터, ECC 중복 비트들(예를 들어, 해밍 코드(Hamming Code))은 기입 경로 ECC 로직 회로에 의해 메모리 데이터 내용들에 부가되고, 메모리가 판독 경로 ECC 로직 회로에 의해 판독될 때 메모리에 저장된 데이터의 검사를 제공하기 위해 메모리에 동일한 사이클로 함께 기입된다. 여기서 사용되는 ECC는 일반적으로 해밍 코드에서 중복 비트들을 사용하는, 단일 비트 오류들에 대한 단일 비트 오류 정정 및 멀티-비트 오류들(예를 들어, 더블 비트 오류들)에 대한 멀티-비트 오류 탐지를 위한 것이다.
종래부터, 생성 ECC 하드웨어 유닛들이, 기입 경로 내의 생성 ECC 유닛, 및 판독 경로 내의 다른 생성 ECC 유닛을 포함하는 검사 ECC 블록과 함께 기입 경로 및 판독 경로에 제공된다. 기입 경로 회로 및 판독 경로 회로는 교차 결합 연결들을 갖지 않으므로 서로 독립적으로 동작한다. 메모리 판독 동작 동안, ECC는 검사 ECC 블록에 의해 재-재계산(re-recomputed)되고, 그것이 XOR 회로에 의해 저장된 ECC와 비교된다. 이 XOR 회로의 결과(출력)를 신드롬이라고 한다. 만약 신드롬이 0이면, 오류가 발생하지 않은 것이다. 만약 신드롬이 0이 아니면, 이는 단일 비트 오류 정정(SEC)의 경우에는 어떤 비트들이 오류인지를 결정하고, 또는 더블 비트 오류 탐지(DED)의 경우에는 오류가 정정할 수 없는 것임을 결정하기 위해 표를 "신드롬 디코드(Syndrome decode)"로 색인화하는 데 사용될 수 있다. 따라서, 종래의 ECC 메모리는 일반적으로 대부분의 비트 오류들로부터 실질적으로 자유로운 메모리 시스템을 유지할 수 있다.
설명된 예들에서, 록스텝(lockstep) ECC 회로 하드웨어는 기입 경로 회로와 판독 경로 회로 사이의 교차-결합된 연결들을 사용하는 오류 정정 회로를 포함하며, 이는 메모리 회로의 일측 상의 ECC 생성 로직을 다른 측 상의 오류들을 검사하는 데에 재사용하는 것을 가능하게 하고, 따라서 ECC 로직 요건을 줄이고 상당한 반도체 칩 면적을 절약할 수 있다. 설명된 예들은 기입 경로 회로 내의 기입 생성(Gen) ECC 로직 및 판독 경로 회로 내의 판독 Gen ECC 로직을 포함하는 검사 ECC 로직을 갖는, 메모리 회로에 대한 ECC 회로에 대한 결함 탐지 방법을 포함한다. 판독 Gen ECC 로직의 출력 및 기입 Gen ECC 로직의 출력은 각각의 비트 문자열이 일치하는지 여부를 검사하기 위해 디지털 비교기에 의해 비교된다. 비트 문자열들이 일치하지 않을 때, 기입 Gen ECC 로직 또는 판독 Gen ECC 로직 내의 결함이 탐지된다. 기입 동작 동안 록스텝 오류(비교기 출력에서의 불일치)의 경우, 기입 동작이 반복될 수 있다. 판독 동작 동안 록스텝 오류의 경우, 단일 비트 오류들이 정정될 수 있고, 멀티-비트 오류 인터럽트 신호가 전송될 수 있다.
도 1은 예시적인 실시예에 따라, ECC 생성 로직에 대한 입력에 직렬로 기입 데이터를 수신하기 위한 제1 입력을 갖는 멀티플렉서(multiplexer)를 갖는 판독 측 ECC 로직에서의 결함 탐지를 위한 설명된 록스텝 ECC 회로 하드웨어를 갖는 예시적인 ECC 메모리 회로의 블록도이다. 기입 데이터는 정상 기입 동작 동안 선택되고, 판독 데이터는 판독 동작 동안 선택된다.
도 2는 예시적인 실시예에 따라, ECC 로직에서의 결함 탐지를 위한 Gen ECC 로직의 입력에 직렬로 메모리 회로로부터의 판독 데이터를 수신하기 위한 제1 입력을 갖는 멀티플렉서를 갖는 기입 측 ECC 로직에서의 결함 탐지를 위한 설명된 록스텝 ECC 회로 하드웨어를 갖는 다른 예시적인 ECC 메모리 회로의 블록도이다.
도 3은 예시적인 실시예에 따라, ECC 회로에 대한 결함 탐지의 예시적인 방법에서의 단계들을 도시하는 흐름도이다.
도 4는 예시적인 실시예에 따라, 도 1 및 도 2에 관하여 전술한 판독 측 및 기입 측 오류 검사 실시예들을 본질적으로 결합하는 판독 경로 및 기입 경로에서의 결함 탐지를 위한 설명된 ECC 하드웨어를 포함하는 예시적인 ECC 메모리 회로이다.
도 5는 예시적인 실시예에 따라, 판독 경로 및 기입 경로 내의 ECC 로직에서의 결함 탐지를 위한 설명된 록스텝 ECC 회로 하드웨어를 갖는 프로세서 메모리로서 도 4에 도시된 설명된 ECC 메모리 회로의 2가지 경우를 포함하는 예시적인 ADAS 시스템의 시스템도이다.
도면들은 필연적으로 실제 축척 대로 그려진 것은 아니다. 도면들에서, 유사한 참조 부호들은 유사하거나 동등한 구성 요소들을 가리킨다. 일부 도시된 행위들 또는 사건들은 다른 순서로 및/또는 다른 행위들 또는 사건들과 동시에 발생할 수 있다. 더욱이, 일부 도시된 행위들 또는 사건들은 이 설명에 따른 방법론을 구현하기 위해 임의적(optional)이다.
후속 조건 없이 여기서 사용된 바와 같이, "~에 결합된(coupled to)" 또는 "~와 결합하는(couples with)"(기타 등등)이라는 용어들은 간접 또는 직접 전기 연결 중 어느 하나를 설명한다. 따라서, 만약 제1 디바이스가 제2 디바이스에 "결합"된다면, 그 연결은 오직 기생들만이 경로에 있는 직접 전기 연결을 통해, 또는 다른 디바이스들 및 연결들을 포함하는 중재 항목들을 통한 간접 전기 연결을 통해 이루어질 수 있다. 간접 결합에 대해, 중재 항목은 일반적으로 신호의 정보를 수정하지 않지만, 전류 레벨, 전압 레벨 및/또는 전력 레벨을 조정할 수 있다.
ECC 메모리 회로들의 ECC 로직 하드웨어에서, 일시적인 또는 영구적인 오류들이 기입 측에 존재할 수 있으며, 이는 잘못된 ECC 비트들이 기입 동작 중에 메모리에 기입되는 것을 초래할 수 있다. ECC 메모리 회로들의 판독 측에 있는 ECC 로직 하드웨어의 일시적인 또는 영구적인 오류들은 메모리 판독 데이터의 손상, 또는 판독 데이터가 실제로 손상되지 않은 경우 손상된 것처럼 메모리 판독 데이터를 잘못 플래깅(flagging)하는 것을 초래할 수 있다. 만약 기입 경로 회로와 판독 경로 회로가 독립적으로 동작하면, ECC 메모리 회로들의 ECC 로직에서의 일시적/영구적 오류들의 탐지가 가능할 수는 있지만, 이러한 탐지의 구현은 ECC 메모리 회로의 양측 상의 추가 ECC 생성 로직을 포함하여, 상당한 추가 로직이 요구된다.
도 1은 메모리 회로(130)(예를 들어, SRAM, ROM, 또는 플래시 메모리 칩) 및 판독 경로 회로(120) 내의 판독 경로 Gen ECC(120b1)의 비트 출력을 확인하기 위해 구성된 ECC 로직 회로에 결함 탐지를 갖는 설명된 "록스텝" ECC 하드웨어(110)를 포함하는 ECC 메모리 회로(100)를 도시한다. 메모리 회로(130)는 주어진 클럭 펄스 동안 오직 하나의 동작(판독 또는 기입)이 수행될 수 있는 단일 포트 메모리를 포함한다. 이러한 단일 포트 메모리 특징은 ECC GEN 로직들(특정 시간/클럭에서 활성이 아닌 측으로서, 기입이 도 1에 도시된 바와 같이 활성이지 않고, 판독이 도 2에 도시된 바와 같이 활성이지 않음) 중 하나로부터의 비트 출력을 설명된 록스텝 오류 탐지를 가능하게 하기 위한 참조로서 이용할 수 있게 한다.
메모리 회로(130)는 적어도 반도체 표면을 갖는 공통 기판(105)을 포함한다. 예를 들어, 기판(105)은 벌크 실리콘 기판, 또는 벌크 실리콘 기판 상의 에피택셜 층을 포함할 수 있다.
메모리 회로(130)는 별도의 데이터 출력 및 별도의 ECC 출력을 갖는다. k 비트들로 도시된 데이터는 r 비트들로 도시된 ECC 비트들과 함께 저장된다. 예를 들어, 만약 비 ECC 메모리가 64 비트들의 데이터를 저장하면, ECC 메모리는 ECC의 추가 8 비트들과 함께 동일한 64 비트들의 데이터를 저장할 것이다. 따라서, 64+8 비트들이 기입되고 64+8 비트들이 판독된다. ECC 8 비트들은 64 데이터 비트들의 유효성을 검사하기 위해 사용되며, 검사 ECC 내의 XOR 로직으로 간다.
기입 경로 회로(115)는 기입 생성(Gen) ECC 로직(115b)을 포함하고, 검사 ECC 로직(120b)은 판독 경로 회로(120) 내의 판독 Gen ECC 로직(120b1)을 포함한다. 기입 모드(기입 모드는 후술되는 도 2에서 활성)에서 동작하는 동안, 데이터 비트들(64 비트들과 같은, WR 데이터로 도시됨) 및 기입 ECC Gen 로직(115b)으로부터의 대응하는 계산된 ECC 비트들(예컨대, 8 비트들)은 동일한 클럭 사이클에서 메모리 회로(100)에 각각 기입된다. 도 1 및 도 2에서 메모리 회로(130)를 위한 데이터 폭은 하나의 예시에서 64 비트들(데이터) +8 비트들(ECC)을 포함하는 72 비트들(72 비트 폭 메모리)일 수 있고, 이는 폭 64 및 폭 8의 두 개의 별도의 메모리들, 또는 단일 72 비트 폭 메모리로서 실현될 수 있다.
전술한 바와 같이, 64 정보/데이터 비트들 및 8 ECC 비트들은 단지 예시들일 뿐이다. ECC 비트들의 실제 수는 이하의 예시에서 주어진 것과 같이, 데이터(정보)를 위한 대응하는 비트 폭을 기반으로 할 수 있다:
표 1
Figure 112019019099316-pct00001
멀티플렉서(Mux)(115a)는 기입 GEN ECC 로직(115b)의 입력에서, 일반적으로 메모리 회로(130)로부터의 k 비트들로 도시된 교차-결합된 연결(150)에 의해 제공된 교차-결합된 판독 데이터를 프로세서로부터의 기입(wr) 데이터와 멀티플렉스하기 위해 제공된다. 프로세서는 마이크로프로세서, 디지털 신호 프로세서(DSP), 또는 마이크로컨트롤러 유닛(MCU)을 포함할 수 있다. Mux(115a)는 Mux(115a)의 출력에 전송하기 위해 하나의 라인 상의 메모리로부터의 rd 데이터 및 다른 라인 상의 wr 데이터를 포함하는 입력 라인들 중 어느 것을 선택하는 데 사용되는, 프로세서로부터의 판독 모드에 있는 메모리 회로(130)에 기초하여 도시된 선택 라인을 갖는 것으로 도시된다. 판독 모드에 있을 때, rd 데이터는 Mux(115a)에 의해 선택되고, 기입 모드에 있을 때는, wr 데이터가 선택된다.
디지털 비교기(135)는 하나의 입력에서 기입 Gen ECC 로직(115b)으로부터의 출력(판독 동안 비활성이므로 참조로서) 및 다른 출력에서 판독 경로 Gen ECC(120b1)의 출력을 수신하도록 결합된다. 따라서 디지털 비교기(135)는 둘 다 오직 예시로서만 8비트들인 것으로서 보여지는, 판독 경로 Gen ECC(120b1)의 비트 출력을 확인하기 위해 기입 Gen ECC 로직(115b)으로부터의 출력을 재사용한다. XOR 회로(120b2)와 함께 판독 Gen ECC(120b1)가 검사 ECC 블록(120b)을 구성한다. XOR 회로(120b2)의 출력은 신드롬 디코드 블록(120c)에 "신드롬" 신호를 제공한다. 만약 신드롬이 0이면, 오류가 발생하지 않은 것이다. 만약 신드롬이 0이 아닌 경우, 신드롬 디코드 블록(120c)은 어느 비트들이 오류(SEC)인지를 결정하거나, 오류가 정정 불가능임(예를 들어, 오류가 더블 비트 오류)을 결정한다. 단일 비트 오류들은 SEC 블록(120d)에 제공되며, 이는 rd 데이터로 도시된 정정된 판독 데이터를 출력한다.
ECC 하드웨어(110)에 대해, 디지털 비교기(135)의 출력은 멀티-비트(2 이상) 오류 인터럽트 생성에 대한 인에이블 및 SEC 블록(120d)에 대한 인에이블로서 연결된다. 따라서 SEC 블록(120d)에 의한 메모리 판독 데이터의 SEC, 및 신드롬 디코드(120c)에 의해 제공되는 신드롬 계산을 사용하는 멀티-비트 오류 플래깅이 디지털 비교기(135)로부터의 인에이블 신호에 의해 모두 인에이블되는 것은, 기입 경로에 있는 ECC 계산들 및 판독 경로에 있는 ECC 계산들이 서로 일치하는 것(동일한 r 비트들로서 도 1에 도시됨)과 필요충분조건이다. 만약 기입 경로에서의 ECC 계산들과 판독 경로에서의 ECC 계산들이 서로 일치하지 않아 판독 동작 동안 록스텝 오류가 존재하면, 단일 비트 오류들은 정정될 수 있고, 더블 비트 오류와 같은 멀티-비트 오류들의 경우에는 비트 오류 인터럽트(디스에이블(disable)) 신호가 보내질 수 있다.
도 2는 메모리 회로(130)로부터 판독된 데이터로 기입 데이터를 먹스(mux)하기 위해, MUX(120e)가 판독 경로 회로(120')에 추가되고 교차-결합된 연결(150')이 기입 경로 회로(115')로부터 판독 경로 회로(120') 내의 MUX(120e)에 추가되는, 기입 Gen ECC 로직(115b)을 포함하는 기입 경로에서의 결함 탐지를 위한 설명된 ECC 하드웨어(110')를 포함하는 예시적인 ECC 메모리 회로(200)를 도시한다. 여기서, ECC 로직 회로에서 결함 탐지를 갖는 설명된 록스텝 ECC 하드웨어(110)는 기입 모드가 활성인 동안 기입 Gen ECC 로직(115b)의 비트 출력을 확인하도록 구성된다. "메모리 기입"으로 도시된 제어 입력은 MUX(120e)의 입력 선택 노드를 제어하는 제어 신호이다. 기입 모드에 있을 때, wr 데이터는 MUX(120e)에 의해 선택되고, 판독 모드에 있을 때는, rd 데이터가 선택된다.
판독 Gen ECC 로직(120b1)에 의한 ECC 비트들의 출력은 각각의 Gen ECC 로직들(115b 및 120b1)에 의해 생성된 ECC 비트들을 비교하는 디지털 비교기(135)에 의한 기입 Gen ECC 로직(115b)의 동작을 확인하는 데 사용된다. 생성된 디지털 비교기(135)의 출력은 기입 트랜잭션(write transaction)을 반복하기 위해 프로세서(예를 들어, 마이크로프로세서, 디지털 신호 프로세서(DSP), 또는 마이크로컨트롤러 유닛(MCU))에 대한 인터럽트로서 사용된다. 기입 동작 동안 디지털 비교기(135)에 의해 오류가 플래그되는 경우, 기입 동작은 메모리 회로(130)에 기입된 데이터에 오류가 없을 것을 보장하기 위해 반복될 수 있다. 오류가 일시적인 결함인 경우, 기입을 반복하면 하드웨어 오류 문제를 일반적으로 해결할 것이다. 영구적인 결함의 경우, 디지털 비교기(135)는 다시 계속 오류를 발생시킬 것이고, 이 경우 프로세서는 시스템에서 영구적인 결함이 발생했다는 것을 응용 소프트웨어에 나타내는 것과 같은 적절한 조치를 취할 수 있다. 이 동일한 오류 응답은 판독 동작의 경우에서 또한 적용된다.
도 3은 예시적인 실시예에 따라, 단일 포트 메모리 회로와 연관된 ECC 회로에 대한 결함 탐지의 예시적인 방법(300)에서의 단계들을 도시하는 흐름도이다. 단계(301)는 판독 Gen ECC 로직(도 1 및 도 2의 120b1)의 출력을 기입 Gen ECC 로직(도 1 및 도 2의 115b)의 출력과 비교하는 것을 포함한다. 단계(302)는 비교로부터의 비교 출력이 기입 Gen ECC 로직의 출력의 값이 판독 Gen ECC 로직(120b1)의 출력의 값과 동일하지 않은 것으로 결정할 때 기입 Gen ECC 로직 또는 판독 Gen ECC 로직에서의 결함을 탐지하는 것을 포함한다.
단계(103)는 판독 동작 동안 결함이 단일-비트 오류일 때, 단일-비트 오류를 정정하는 것과, 판독 동작 동안 결함이 멀티-비트 오류일 때, 멀티-비트 오류 인터럽트 신호를 전송하는 것을 포함한다. 결함이 기입 동작 중의 오류일 때, 기입을 반복한다. 판독 측에서 결함 탐지를 구현하는 도 1의 메모리 회로(100)에 대해 전술한 바와 같이, 단일 비트 오류들은 rd 데이터로 도시된 정정된 판독 데이터를 출력하는 SEC 블록(120d)에 제공된다. 기입 측에서 결함 탐지를 구현하는 도 2의 메모리 회로(200)에 대해 전술한 바와 같이, 기입 동작은 메모리 칩에 기입된 데이터에 오류가 없음을 보장하기 위해 반복될 수 있다.
도 1(기입 측 오류 검사) 및 도 2(판독 측 오류 검사)와 관련하여 전술한 실시예들은 메모리 회로(130)의 일 측면 상의 오류들을 탐지하기 위해 독립적으로(다른 하나 없는 하나) 실시될 수 있다. 대안적으로, 도 1 및 도 2와 관련하여 전술한 판독 측 및 기입 측 오류 검사 실시예들은 메모리 회로(130)의 양측 상에서 오류 검사를 가능하게 하기 위해 함께 조합될 수 있다.
도 4는 도 1 및 도 2와 관련하여 전술한 판독 측 및 기입 측 오류 검사 실시예들을 본질적으로 결합하는 판독 경로 및 기입 경로 모두에서의 결함 탐지를 위해 설명된 ECC 하드웨어(110'')를 포함하는 예시적인 ECC 메모리 회로(400)이다. Mux(115a) 외에 ECC 메모리 회로(400)는 판독 Gen ECC 로직(120b1)의 입력과 직렬로 메모리 회로(400)로부터의 판독 데이터를 수신하기 위한 제1 입력을 갖는 제2 Mux(120e), 및 기입 데이터를 제2 Mux(120e)의 제2 입력에 결합하기 위한 교차-결합된 연결(150')을 포함한다. 여기서 디지털 비교기(135)는 판독 측 오류 검사 및 기입 측 오류 검사 양측에 관련된다.
여기에 설명된 ECC 메모리 회로들과 반대로, 종래의 ECC 로직은 내부 메모리(예를 들어, RAM) 오류들을 탐지하고 정정하기 위해서만 사용된다. 여기에 설명된 ECC 로직을 갖는 ECC 메모리 회로들에 대해, 내부 메모리 오류들의 탐지 및 정정에 더하여 ECC 로직에서의 결함 탐지가 달성되고, 여기서 ECC 계산 및 생성 로직에서의 임의의 일시적/영구적 오류들이 또한 탐지되며, 이는 정정하는 조치를 취할 수 있게 한다. 전술한 바와 같이, 판독 Gen ECC(120b1)(도 1 참조)의 록스텝 오류의 경우, 단일 비트 오류는 정정될 수 있고 멀티-비트 오류 인터럽트 신호가 생성될 수 있다. 기입 Gen ECC 로직(115b)(도 2 참조)에서 록스텝 로직이 오류인 경우, 기입 동작이 반복된다. 더욱이, 설명된 록스텝 ECC 회로 하드웨어는 비침입식이고, 추가 로직 Mux들 및 비교기들 측면에서 제한된 영역 페널티만을 가지고 메모리 ECC 로직을 검사하기 위해 연속적으로(매 클럭 사이클마다, 온-더 플라이(on-the fly)) 동작할 수 있다.
설명된 실시예들은 이하의 예시들에 의해 추가로 도시된다. 도 5는 프로세서 메모리(1301)(프로세서 메모리 1로 도시됨) 및 프로세서 메모리(1302)(프로세서 메모리 N으로 도시됨)를 포함하는 도 4에 도시된 설명된 ECC 메모리 회로(4001 및 4002로 도시됨)의 2개의 예들을 포함하는 예시적인 ADAS 시스템(500)의 시스템도이다. ECC 메모리 회로들은 프로세서 메모리의 판독 경로 및 기입 경로에서의 결함 탐지를 위해 ECC 로직(1101 및 1102)으로 도시된 설명된 록스텝 ECC 회로 하드웨어를 가진다. 이미지 센서(505)(예를 들어, CMOS 컬러 카메라)는 장면으로부터(예를 들어, 자동차의 후방-뷰로부터) 이미지 데이터를 생성한다. 이미지 데이터는 카메라 인터페이스(510)에 의해 이미지 인식 시스템(515)에 결합된다. 비디오 인식 프로세서(515a), 플래시 메모리(515b), 외부 DDR 메모리(515c), 및 컨트롤러 영역 네트워크(CAN) 버스 Tx/Rx(트랜시버)(515d)를 포함하는 이미지 인식 시스템(515)이 도시되어 있다.
이미지 인식 시스템(515)은 CAN 버스(520)에 의해 프로세서 코어(530a)를 포함하는 프로세서 블록(530)에 결합된다. 프로세서 코어(530a)는 ECC 메모리 회로(4001 및 4002)의 프로세서 메모리(1301 및 1302)를 사용하기 위해 버스 인터페이스(535)에 의해 결합된 것으로 도시된다. 전술한 바와 같이, ADAS 시스템(500)의 동작 동안, ECC 메모리 회로들(4001 및 4002)은 기입 경로 회로와 판독 경로 회로 사이의 교차-결합된 연결들을 갖는 설명된 록스텝 ECC 회로 하드웨어를 사용하고, 이는 프로세서 메모리의 한 쪽에서의 ECC 생성 로직을 다른 쪽의 오류들을 검사하기 위해 재사용하는 것을 가능하게 하고, ECC 로직 요건들을 줄이고 상당한 반도체 칩 영역을 절약한다.
설명된 실시예들에서 수정이 가능하고, 청구범위의 범주 내에서 다른 실시예들이 가능하다.

Claims (20)

  1. 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어로서,
    기입 데이터로부터 제1 ECC 비트들을 생성하고 상기 메모리 회로에 상기 제1 ECC 비트들 및 상기 기입 데이터를 기입하기 위한 기입 생성(Gen) ECC 로직을 포함하는 기입 경로 회로;
    상기 메모리 회로의 ECC 출력에 결합하기 위한 입력을 갖는 XOR 회로에 결합된 판독 Gen ECC 로직을 포함하는 상기 메모리 회로로부터의 판독 데이터를 결합하기 위한 검사 ECC 블록을 포함하는 판독 경로 회로 - 상기 XOR 회로의 출력은 단일 비트 오류 정정(SEC) 블록에 결합되고 멀티-비트 오류 탐지(MED) 인터럽트 신호를 생성하기 위한 것인 신드롬 디코드 블록에게 신드롬 신호를 제공함 -;
    상기 기입 생성 ECC 로직에 대한 입력과 직렬로 상기 기입 데이터를 수신하기 위한 제1 입력을 갖는 제1 멀티플렉서(MUX), 또는 상기 판독 Gen ECC 로직에 대한 입력과 직렬로 상기 메모리 회로로부터 상기 판독 데이터를 수신하기 위한 제1 입력을 갖는 제2 MUX;
    상기 메모리 회로로부터의 상기 판독 데이터를 상기 제1 MUX의 제2 입력에 결합하기 위한 교차-결합 커넥터(cross-coupling connector), 또는 상기 기입 데이터를 상기 제2 MUX의 제2 입력에 결합하기 위한 교차-결합 커넥터; 및
    상기 기입 Gen ECC 로직의 출력과 상기 판독 Gen ECC 로직의 출력을 비교하기 위한 ECC 비트 비교기
    를 포함하는, 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어.
  2. 제1항에 있어서, 상기 비교기의 출력이 상기 신드롬 디코드 블록에 대한 인 에이블 입력으로서 및 상기 SEC 블록에 대한 인에이블 입력으로서 결합되는, 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어.
  3. 제1항에 있어서, 상기 ECC 하드웨어 및 상기 단일 포트 메모리 회로는 적어도 반도체 표면을 갖는 공통 기판 상에 형성되는, 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어.
  4. 제1항에 있어서, 상기 ECC 하드웨어는 상기 제1 MUX 및 상기 제2 MUX를 포함하는, 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어.
  5. 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어로서,
    기입 데이터로부터 제1 ECC 비트들을 생성하고 상기 메모리 회로에 상기 제1 ECC 비트들 및 상기 기입 데이터를 기입하기 위한 기입 생성(Gen) ECC 로직을 포함하는 기입 경로 회로;
    상기 메모리 회로의 ECC 출력에 결합하기 위한 입력을 갖는 XOR 회로에 결합된 판독 Gen ECC 로직을 포함하는 상기 메모리 회로로부터의 판독 데이터를 결합하기 위한 검사 ECC 블록을 포함하는 판독 경로 회로 - 상기 XOR 회로의 출력은 단일 비트 오류 정정(SEC) 블록에 결합되고 멀티-비트 오류 탐지(MED) 인터럽트 신호를 생성하기 위한 것인 신드롬 디코드 블록에게 신드롬 신호를 제공함 -;
    상기 기입 생성 ECC 로직에 대한 입력과 직렬로 상기 기입 데이터를 수신하기 위한 제1 입력을 갖는 제1 멀티플렉서(MUX), 및 상기 판독 Gen ECC 로직에 대한 입력과 직렬로 상기 메모리 회로로부터 상기 판독 데이터를 수신하기 위한 제1 입력을 갖는 제2 MUX;
    상기 메모리 회로로부터의 상기 판독 데이터를 상기 제1 MUX의 제2 입력에 결합하기 위한 교차-결합 커넥터, 및 상기 기입 데이터를 상기 제2 MUX의 제2 입력에 결합하기 위한 교차-결합 커넥터; 및
    수신된 기입 Gen ECC 로직의 출력을 상기 판독 Gen ECC 로직의 출력과 비교하는 ECC 비트 비교기
    를 포함하는, 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어.
  6. 제5항에 있어서, 상기 비교기의 출력이 상기 신드롬 디코드 블록에 대한 인 에이블 입력으로서 및 상기 SEC 블록에 대한 인에이블 입력으로서 결합되는, 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어.
  7. 제5항에 있어서, 상기 ECC 하드웨어 및 상기 단일 포트 메모리 회로는 적어도 반도체 표면을 갖는 공통 기판 상에 형성되는, 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어.
  8. 기입 경로 회로에서의 기입 생성(Gen) ECC 로직 및 판독 경로 회로에서의 판독 Gen ECC 로직을 포함하는 검사 ECC 로직을 갖는 단일 포트 메모리 회로를 위한 오류 정정 코드(ECC) 하드웨어를 위한 결함 탐지 방법으로서,
    상기 판독 Gen ECC 로직의 출력을 상기 기입 Gen ECC 로직의 출력과 비교하는 단계; 및
    상기 비교로부터의 비교 출력이 상기 기입 Gen ECC 로직의 출력 값이 상기 판독 Gen ECC 로직의 출력 값과 동일하지 않다고 결정할 때 상기 기입 Gen ECC 로직 또는 상기 판독 Gen ECC 로직에서의 결함을 탐지하는 단계; 및
    상기 결함이 단일-비트 오류일 때 상기 단일-비트 오류를 정정하고, 상기 결함이 멀티-비트 오류일 때 멀티-비트 오류 인터럽트 신호를 전송하는 단계를 포함하는 결함 탐지 방법.
  9. 제8항에 있어서, 상기 판독 경로 회로는 상기 메모리 회로의 ECC 출력에 결합된 다른 입력을 갖는 상기 판독 Gen ECC 로직의 출력에 결합된 XOR 회로를 더 포함하고, 상기 XOR 회로의 출력은 단일 비트 오류 정정(SEC) 블록 및 멀티-비트 오류 발생 회로에 결합된 신드롬 디코드 블록에 신드롬 출력을 제공하고,
    상기 방법은, 상기 비교 출력을 다중 비트 오류 탐지(MED) 회로의 인에이블 입력으로서 및 SEC 블록의 인에이블 입력으로서 결합하는 단계를 더 포함하는, 결함 탐지 방법.
  10. 제8항에 있어서, 상기 비교하는 단계와 상기 탐지하는 단계가 매 클럭 사이클마다 연속적으로 수행되는, 결함 탐지 방법.
  11. 제8항에 있어서, 상기 단일 포트 메모리 회로는 정적 랜덤 액세스 메모리(SRAM), 판독 전용 메모리(ROM), 또는 플래시 메모리를 포함하는, 결함 탐지 방법.
  12. 제8항에 있어서, 상기 단일 포트 메모리 회로는 첨단 운전자 보조 시스템(ADAS)의 프로세서를 위한 메모리인, 결함 탐지 방법.
  13. 첨단 운전자 보조 시스템(ADAS) 시스템으로서,
    장면으로부터 이미지 데이터를 생성하기 위한 이미지 센서;
    비디오 인식 프로세서 및 트랜시버를 포함하는 이미지 센서로부터 이미지 데이터를 수신하도록 결합된 이미지 인식 시스템; 및
    상기 이미지 인식 시스템에 결합된 프로세서 코어를 포함하는 프로세서 블록 - 상기 프로세서 코어는 ECC 메모리 하드웨어 및 단일 포트 프로세서 메모리를 포함하는 적어도 하나의 ECC 메모리 회로를 사용하도록 결합됨 -
    을 포함하고, 상기 ECC 메모리 하드웨어는 기입 데이터로부터 제1 ECC 비트들을 생성하고 상기 제1 ECC 비트들 및 상기 기입 데이터를 상기 프로세서 메모리에 기입하기 위한 기입 생성(Gen) ECC 로직을 포함하는 기입 경로 회로; 상기 프로세서 메모리의 ECC 출력에 결합하기 위한 입력을 갖는 XOR 회로에 결합된 판독 Gen ECC 로직을 포함하는 상기 프로세서 메모리로부터의 판독 데이터를 결합하기 위한 검사 ECC 블록을 포함하는 판독 경로 회로 - 상기 XOR 회로의 출력은 단일 비트 오류 정정(SEC) 블록에 결합되고 멀티-비트 오류 탐지(MED) 인터럽트 신호를 생성하기 위한 신드롬 디코드 블록에 신드롬 신호를 제공함 -; 상기 기입 생성 ECC 로직에 대한 입력과 직렬로 상기 기입 데이터를 수신하기 위한 제1 입력을 갖는 제1 멀티플렉서(MUX) 또는 상기 판독 Gen ECC 로직에 대한 입력과 직렬로 상기 판독 데이터를 상기 프로세서 메모리로부터 수신하기 위한 제1 입력을 갖는 제2 MUX; 메모리 회로로부터의 상기 판독 데이터를 상기 제1 MUX의 제2 입력에 결합하기 위한 교차-결합 커넥터 또는 상기 기입 데이터를 상기 제2 MUX의 제2 입력에 결합하기 위한 교차-결합 커넥터, 및 상기 기입 Gen ECC 로직의 출력과 상기 판독 Gen ECC 로직의 출력을 비교하기 위한 ECC 비트 비교기를 포함하는, 첨단 운전자 보조 시스템(ADAS) 시스템.
  14. 제13항에 있어서, 상기 비교기의 출력은 상기 신드롬 디코드 블록에 대한 인에이블 입력으로서 및 상기 SEC 블록에 대한 인에이블 입력으로서 결합되는, 첨단 운전자 보조 시스템(ADAS) 시스템.
  15. 제13항에 있어서, 상기 ECC 메모리 하드웨어 및 상기 프로세서 메모리는 적어도 반도체 표면을 갖는 공통 기판 상에 형성되는, 첨단 운전자 보조 시스템(ADAS) 시스템.
  16. 제13항에 있어서, 상기 ECC 메모리 하드웨어는 상기 제1 MUX 및 상기 제2 MUX를 포함하는, 첨단 운전자 보조 시스템(ADAS) 시스템.
  17. 제13항에 있어서, 상기 프로세서 메모리는 정적 랜덤 액세스 메모리(SRAM), 판독 전용 메모리(ROM), 또는 플래시 메모리를 포함하는, 첨단 운전자 보조 시스템(ADAS) 시스템.
  18. 제13항에 있어서, 상기 ECC 메모리 하드웨어 및 상기 프로세서 메모리는 적어도 반도체 표면을 갖는 공통 기판 상에 형성되는, 첨단 운전자 보조 시스템(ADAS) 시스템.
  19. 제18항에 있어서, 상기 공통 기판 및 상기 반도체 표면은 모두 실리콘을 포함하는, 첨단 운전자 보조 시스템(ADAS) 시스템.
  20. 제13항에 있어서, 상기 이미지 센서는 컬러 카메라를 포함하는, 첨단 운전자 보조 시스템(ADAS) 시스템.
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