JP2019525362A - 欠陥検出を備えるエラー補正ハードウェア - Google Patents
欠陥検出を備えるエラー補正ハードウェア Download PDFInfo
- Publication number
- JP2019525362A JP2019525362A JP2019511460A JP2019511460A JP2019525362A JP 2019525362 A JP2019525362 A JP 2019525362A JP 2019511460 A JP2019511460 A JP 2019511460A JP 2019511460 A JP2019511460 A JP 2019511460A JP 2019525362 A JP2019525362 A JP 2019525362A
- Authority
- JP
- Japan
- Prior art keywords
- ecc
- read
- memory
- write
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
- G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
- G06F3/064—Management of blocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Abstract
Description
Claims (20)
- 単一ポートメモリ回路のためのエラー補正コード(ECC)ハードウェアであって、
書き込みデータから第1のECCビットを生成するための及び前記第1のECCビット及び前記書き込みデータを前記メモリ回路に書き込むための、書き込み生成(Gen)ECCロジックを含む書き込み経路回路要素、
前記メモリ回路のECC出力に結合するための入力を有するXOR回路に結合される読み出しGen ECCロジックを含む前記メモリ回路からの読み出しデータを結合するためのチェックECCブロックを含む読み出し経路回路要素であって、前記XOR回路の出力が、単一ビットエラー補正(SEC)ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出(MED)割り込み信号を生成するためのシンドローム信号を提供する、前記読み出し経路回路要素、
前記書き込みECC生成ロジックへの入力と直列に前記書き込みデータを受信するための第1の入力を有する第1のマルチプレクサ(MUX)、又は前記読み出しGen ECCロジックの入力と直列に前記メモリ回路から前記読み出しデータを受信するための第1の入力を有する第2のMUX、
前記メモリ回路から前記第1のMUXの第2の入力に前記読み出しデータを結合するためのクロスカップリングコネクタ、又は前記書き込みデータを前記第2のMUXの第2の入力に結合するためのクロスカップリングコネクタ、及び
前記書き込みGen ECCロジックの出力を前記読み出しGen ECCロジックの出力と比較するためのECCビットコンパレータ、
を含む、ECCハードウェア。 - 請求項1に記載のECCハードウェアであって、前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として及び前記SECブロックへのイネーブル入力として結合される、ECCハードウェア。
- 請求項1に記載のECCハードウェアであって、前記ECCハードウェア及び前記単一ポートメモリ回路が、少なくとも半導体表面を有する共通基板上に形成される、ECCハードウェア。
- 請求項1に記載のECCハードウェアであって、前記ECCハードウェアが、前記第1のMUX及び前記第2のMUXを含む、ECCハードウェア。
- 単一ポートメモリ回路のためのエラー補正コード(ECC)ハードウェアであって、
書き込みデータから第1のECCビットを生成するための、及び、前記第1のECCビット及び前記書き込みデータを前記メモリ回路に書き込むための、書き込み生成(Gen)ECCロジックを含む書き込み経路回路要素、
前記メモリ回路のECC出力に結合するための入力を有するXOR回路に結合される読み出しGen ECCロジックを含む前記メモリ回路からの読み出しデータを結合するためのチェックECCブロックを含む読み出し経路回路要素であって、前記XOR回路の出力が、単一ビットエラー補正(SEC)ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出(MED)割り込み信号を生成するためのシンドローム信号を提供する、
前記書き込みECC生成ロジックへの入力と直列に前記書き込みデータを受信するための第1の入力を有する第1のマルチプレクサ(MUX)、及び、前記読み出しGen ECCロジックの入力と直列に前記メモリ回路から前記読み出しデータを受信するための第1の入力を有する第2のMUX、
前記メモリ回路からの前記読み出しデータを前記第1のMUXの第2の入力に結合し、前記書き込みデータを前記第2のMUXの第2の入力に結合するためのクロスカップリングコネクタ、
受信した前記書き込みGen ECCロジックの出力を、前記読み出しGen ECCロジックの出力と比較するためのECCビットコンパレータ、
を含む、ECCハードウェア。 - 請求項5に記載のECCハードウェアであって、前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として、及び前記SECブロックへのイネーブル入力として結合される、ECCハードウェア。
- 請求項5に記載のECCハードウェアであって、前記ECCハードウェア及び前記単一ポートメモリ回路が、少なくとも半導体表面を有する共通基板上に形成される、ECCハードウェア。
- 書き込み経路回路要素における書き込み生成(Gen)ECCロジックと読み出し経路回路要素における読み出しGen ECCロジックを含むチェックECCロジックとを有する単一ポートメモリ回路のためのエラー補正コード(ECC)ハードウェアのための欠陥検出の方法であって、
前記読み出しGen ECCロジックの出力を前記書き込みGen ECCロジックの出力と比較すること、
前記比較からの比較出力が、前記書き込みGen ECCロジックの前記出力の値が前記読み出しGen ECCロジックの前記出力の値と等しくないと判定する場合、前記書き込みGen ECCロジックにおける又は前記読み出しGen ECCロジックにおける欠陥を検出すること、及び
前記欠陥が単一ビットエラーである場合前記単一ビットエラーを補正すること、及び前記欠陥がマルチビットエラーである場合マルチビットエラー割込み信号を送ること、
を含む、方法。 - 請求項8に記載の方法であって、前記読み出し経路回路要素が、前記メモリ回路のECC出力に結合される別の入力を有する前記読み出しGen ECCロジックの出力に結合されるXOR回路を更に含み、前記XOR回路の出力が、単一ビットエラー補正(SEC)ブロック及びマルチビットエラー生成回路要素に結合されるシンドロームデコードブロックにシンドローム出力を提供し、
前記方法が更に、前記比較出力を、マルチビットエラー検出(MED)回路要素のイネーブル入力として及びSECブロックのイネーブル入力として結合すること、
を含む、方法。 - 請求項8に記載の方法であって、前記比較及び前記検出が、クロックサイクル毎に連続的に実施される、方法。
- 請求項8に記載の方法であって、前記シングルポートメモリ回路が、スタティックランダムアクセスメモリ(SRAM)、読み出し専用メモリ(ROM)、又はフラッシュメモリを含む、方法。
- 請求項8に記載の方法であって、前記単一ポートメモリ回路が、先進運転支援システム(ADAS)のプロセッサのためのメモリである、方法。
- 先進運転支援システム(ADAS)システムであって、
シーンから画像データを生成するための画像センサと、
ビデオ認識プロセッサ及びトランシーバを含む、前記画像センサから前記画像データを受信するように結合される画像認識システムと、
前記画像認識システムに結合されるプロセッサコアを含むプロセッサブロックであって、前記プロセッサコアが、ECCメモリハードウェア及びシングルポートプロセッサメモリを含む少なくとも一つのECCメモリ回路を用いるように結合される、前記プロセッサブロックと、
を含み、
前記ECCメモリハードウェアが、
書き込みデータから第1のECCビットを生成するための、及び前記第1のECCビット及び前記書き込みデータを前記プロセッサメモリに書き込むための、書き込み生成(Gen)ECCロジックを含む書き込み経路回路要素、
前記プロセッサメモリのECC出力に結合するための入力を有するXOR回路に結合される読み出しGen ECCロジックを含む前記プロセッサメモリからの読み出しデータを結合するためのチェックECCブロックを含む読み出し経路回路要素であって、前記XOR回路の出力が、単一ビットエラー補正(SEC)ブロックに結合されるシンドロームデコードブロックにマルチビットエラー検出(MED)割り込み信号を生成するためのシンドローム信号を提供する、前記読み出し経路回路要素、
前記書き込みECC生成ロジックへの入力と直列に前記書き込みデータを受信するための第1の入力を有する第1のマルチプレクサ(MUX)、又は、前記読み出しGen ECCロジックの入力と直列に前記プロセッサメモリから前記読み出しデータを受信するための第1の入力を有する第2のMUX、
前記メモリ回路からの前記読み出しデータを前記第1のMUXの第2の入力に結合、又は、前記書き込みデータを前記第2のMUXの第2の入力に結合するためのクロスカップリングコネクタ、及び
前記書き込みGen ECCロジックの出力を、前記読み出しGen ECCロジックの出力と比較するためのECCビットコンパレータ、
を含む、
ADASシステム。 - 請求項13に記載のADASシステムであって、前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力として及び前記SECブロックへのイネーブル入力として結合される、ADASシステム。
- 請求項13に記載のADASシステムであって、前記ECCメモリハードウェア及び前記プロセッサメモリが、少なくとも半導体表面を有する共通基板上に形成される、ADASシステム。
- 請求項13に記載のADASシステムであって、前記ECCメモリハードウェアが、前記第1のMUX及び前記第2のMUXを含む、ADASシステム。
- 請求項13に記載のADASシステムであって、前記プロセッサメモリが、スタティックランダムアクセスメモリ(SRAM)、読み出し専用メモリ(ROM)、又はフラッシュメモリを含む、ADASシステム。
- 請求項13に記載のADASシステムであって、前記ECCメモリハードウェア及び前記プロセッサメモリが、少なくとも半導体表面を有する共通基板上に形成される、ADASシステム。
- 請求項18に記載のADASシステムであって、共通基板及び前記半導体表面がいずれもシリコンを含む、ADASシステム。
- 請求項13に記載のADASシステムであって、前記画像センサがカラーカメラを含む、ADASシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022096954A JP2022123052A (ja) | 2016-08-23 | 2022-06-16 | 欠陥検出を備えるエラー補正ハードウェア |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/244,739 | 2016-08-23 | ||
US15/244,739 US9904595B1 (en) | 2016-08-23 | 2016-08-23 | Error correction hardware with fault detection |
PCT/US2017/047890 WO2018039156A1 (en) | 2016-08-23 | 2017-08-22 | Error correction hardware with fault detection |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022096954A Division JP2022123052A (ja) | 2016-08-23 | 2022-06-16 | 欠陥検出を備えるエラー補正ハードウェア |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2019525362A true JP2019525362A (ja) | 2019-09-05 |
JP2019525362A5 JP2019525362A5 (ja) | 2020-10-08 |
JP7303408B2 JP7303408B2 (ja) | 2023-07-05 |
Family
ID=61225790
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019511460A Active JP7303408B2 (ja) | 2016-08-23 | 2017-08-22 | 欠陥検出を備えるエラー補正ハードウェア |
JP2022096954A Pending JP2022123052A (ja) | 2016-08-23 | 2022-06-16 | 欠陥検出を備えるエラー補正ハードウェア |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022096954A Pending JP2022123052A (ja) | 2016-08-23 | 2022-06-16 | 欠陥検出を備えるエラー補正ハードウェア |
Country Status (6)
Country | Link |
---|---|
US (4) | US9904595B1 (ja) |
EP (1) | EP3504624B1 (ja) |
JP (2) | JP7303408B2 (ja) |
KR (2) | KR102267860B1 (ja) |
CN (1) | CN109643262B (ja) |
WO (1) | WO2018039156A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9904595B1 (en) * | 2016-08-23 | 2018-02-27 | Texas Instruments Incorporated | Error correction hardware with fault detection |
US10417077B2 (en) | 2016-09-29 | 2019-09-17 | 2236008 Ontario Inc. | Software handling of hardware errors |
GB201710839D0 (en) * | 2017-07-05 | 2017-08-16 | Irdeto Bv | Data protection |
US10901840B2 (en) * | 2018-06-28 | 2021-01-26 | Western Digital Technologies, Inc. | Error correction decoding with redundancy data |
US10985765B2 (en) | 2018-08-07 | 2021-04-20 | Samsung Electronics Co., Ltd. | Apparatus including safety logic |
US10977109B2 (en) | 2018-08-07 | 2021-04-13 | Samsung Electronics Co., Ltd. | Apparatus including safety logic |
US11069421B1 (en) | 2020-06-16 | 2021-07-20 | Nxp Usa, Inc. | Circuitry for checking operation of error correction code (ECC) circuitry |
US20240013847A1 (en) * | 2021-09-29 | 2024-01-11 | Dream Chip Technologies Gmbh | Electronic circuit and method for self-diagnosis of a data memory |
US11921580B2 (en) * | 2022-07-08 | 2024-03-05 | Micron Technology, Inc. | Redundant multiport memory for vehicle applications |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5158838A (ja) * | 1974-11-20 | 1976-05-22 | Nippon Electric Co | |
JP2008293555A (ja) * | 2007-05-22 | 2008-12-04 | Nec Electronics Corp | 半導体集積回路装置およびメモリ制御方法 |
JP2015130085A (ja) * | 2014-01-08 | 2015-07-16 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
Family Cites Families (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4531213A (en) * | 1982-03-03 | 1985-07-23 | Sperry Corporation | Memory through checking system with comparison of data word parity before and after ECC processing |
JP2583547B2 (ja) * | 1988-01-13 | 1997-02-19 | 株式会社日立製作所 | 半導体メモリ |
US5173905A (en) * | 1990-03-29 | 1992-12-22 | Micron Technology, Inc. | Parity and error correction coding on integrated circuit addresses |
US5488691A (en) | 1993-11-17 | 1996-01-30 | International Business Machines Corporation | Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes |
US5509129A (en) * | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
US5928349A (en) * | 1995-02-24 | 1999-07-27 | International Business Machines Corporation | Mixed-endian computing environment for a conventional bi-endian computer system |
US5758050A (en) * | 1996-03-12 | 1998-05-26 | International Business Machines Corporation | Reconfigurable data storage system |
US6216247B1 (en) * | 1998-05-29 | 2001-04-10 | Intel Corporation | 32-bit mode for a 64-bit ECC capable memory subsystem |
US7134069B1 (en) * | 1999-06-16 | 2006-11-07 | Madrone Solutions, Inc. | Method and apparatus for error detection and correction |
US6957378B2 (en) * | 2001-06-04 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US20030009721A1 (en) | 2001-07-06 | 2003-01-09 | International Business Machines Corporation | Method and system for background ECC scrubbing for a memory array |
CN1409492A (zh) * | 2001-09-07 | 2003-04-09 | 萧正杰 | 纠错码电路 |
US7028213B2 (en) | 2001-09-28 | 2006-04-11 | Hewlett-Packard Development Company, L.P. | Error indication in a raid memory system |
US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
US7320100B2 (en) * | 2003-05-20 | 2008-01-15 | Cray Inc. | Apparatus and method for memory with bit swapping on the fly and testing |
US7437593B2 (en) * | 2003-07-14 | 2008-10-14 | International Business Machines Corporation | Apparatus, system, and method for managing errors in prefetched data |
US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
US8281221B2 (en) * | 2005-10-18 | 2012-10-02 | Nec Corporation | Operation method of MRAM including correcting data for single-bit error and multi-bit error |
JP2007257791A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体記憶装置 |
US7861138B2 (en) * | 2006-12-05 | 2010-12-28 | Qimonda Ag | Error correction in memory devices |
JP4343945B2 (ja) * | 2006-12-28 | 2009-10-14 | 三菱電機株式会社 | 電子制御装置 |
JP5158838B2 (ja) | 2007-03-23 | 2013-03-06 | 古河電気工業株式会社 | マグネットワイヤ用無酸素銅線材の試験方法及び無酸素銅マグネットワイヤの製造方法 |
WO2008133087A1 (ja) * | 2007-04-17 | 2008-11-06 | Nec Corporation | 半導体記憶装置及びその動作方法 |
US8250452B2 (en) | 2007-08-20 | 2012-08-21 | Infineon Technologies Ag | Method and apparatus for embedded memory security |
JP4564520B2 (ja) * | 2007-08-31 | 2010-10-20 | 株式会社東芝 | 半導体記憶装置およびその制御方法 |
KR101489827B1 (ko) * | 2008-03-25 | 2015-02-04 | 삼성전자주식회사 | 낸드 플래시 메모리와 컨트롤러 간의 효율적인 프로토콜을사용하는 반도체 메모리 장치 |
JP5259343B2 (ja) * | 2008-10-31 | 2013-08-07 | 株式会社東芝 | メモリ装置 |
US8090984B2 (en) | 2008-12-10 | 2012-01-03 | Freescale Semiconductor, Inc. | Error detection and communication of an error location in multi-processor data processing system having processors operating in Lockstep |
US8281227B2 (en) * | 2009-05-18 | 2012-10-02 | Fusion-10, Inc. | Apparatus, system, and method to increase data integrity in a redundant storage system |
EP2443418B1 (en) * | 2009-06-16 | 2018-12-05 | TomTom North America Inc. | Methods and systems for creating digital street network database |
KR101062755B1 (ko) * | 2009-07-29 | 2011-09-06 | 주식회사 하이닉스반도체 | Ecc 회로를 포함하는 반도체 메모리 시스템 및 그 제어 방법 |
US8381083B2 (en) * | 2009-10-22 | 2013-02-19 | Arm Limited | Error control coding for single error correction and double error detection |
KR20110087036A (ko) * | 2010-01-25 | 2011-08-02 | 삼성전자주식회사 | 덮어쓰기 가능한 불휘발성 메모리 장치 및 그것의 데이터 쓰기 방법 |
US8438344B2 (en) * | 2010-03-12 | 2013-05-07 | Texas Instruments Incorporated | Low overhead and timing improved architecture for performing error checking and correction for memories and buses in system-on-chips, and other circuits, systems and processes |
US8612814B1 (en) * | 2010-06-14 | 2013-12-17 | Altera Corporation | Memory error detection circuitry |
US8560927B1 (en) * | 2010-08-26 | 2013-10-15 | Altera Corporation | Memory error detection circuitry |
US8972821B2 (en) * | 2010-12-23 | 2015-03-03 | Texas Instruments Incorporated | Encode and multiplex, register, and decode and error correction circuitry |
US8984367B2 (en) * | 2011-02-25 | 2015-03-17 | Altera Corporation | Error detection and correction circuitry |
US8516339B1 (en) * | 2011-04-01 | 2013-08-20 | Xilinx, Inc. | Method of and circuit for correcting adjacent bit errors in a memory |
FR2983597B1 (fr) * | 2011-12-01 | 2014-01-24 | Viaccess Sa | Procede de detection d'une erreur de lecture d'une donnee |
US9081588B2 (en) | 2012-01-31 | 2015-07-14 | Mentor Graphics Corporation | Execution time profiling for interpreted programming languages |
US9081568B1 (en) * | 2012-09-25 | 2015-07-14 | Amazon Technologies, Inc. | Electrical power system with automatic transfer switch failure protection |
US9013921B2 (en) * | 2012-12-06 | 2015-04-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
US10796617B2 (en) * | 2013-06-12 | 2020-10-06 | Infineon Technologies Ag | Device, method and system for processing an image data stream |
CN105340022B (zh) * | 2013-06-24 | 2019-11-12 | 美光科技公司 | 用于校正数据错误的电路、设备及方法 |
WO2015037159A1 (ja) * | 2013-09-13 | 2015-03-19 | 株式会社 東芝 | 半導体記憶装置及びメモリシステム |
GB201320983D0 (en) * | 2013-11-28 | 2014-01-15 | Ibm | Data encoding in solid-state storage apparatus |
US9342404B2 (en) * | 2013-12-12 | 2016-05-17 | Phison Electronics Corp. | Decoding method, memory storage device, and memory controlling circuit unit |
KR101611261B1 (ko) * | 2013-12-12 | 2016-04-12 | 엘지전자 주식회사 | 스테레오 카메라, 이를 구비한 차량 운전 보조 장치, 및 차량 |
US9854707B2 (en) | 2014-01-10 | 2017-12-26 | Rosemount Aerospace Inc. | Integrated pipe heat exchanger |
US9430328B2 (en) * | 2014-01-24 | 2016-08-30 | Stmicroelectronics S.R.L. | Error correction in memory devices by multiple readings with different references |
US9495232B2 (en) | 2014-03-28 | 2016-11-15 | Intel IP Corporation | Error correcting (ECC) memory compatibility |
CA2945957C (en) | 2014-04-14 | 2023-03-14 | Sirius Xm Radio Inc. | Systems, methods and applications for using and enhancing vehicle to vehicle communications, including synergies and interoperation with satellite radio |
WO2015157932A1 (en) * | 2014-04-16 | 2015-10-22 | Intel Corporation | Method, apparatus and system for handling data error events with memory controller |
JP6332134B2 (ja) * | 2014-09-16 | 2018-05-30 | 株式会社デンソー | メモリ診断回路 |
CN105830159B (zh) * | 2014-11-27 | 2019-04-09 | 京微雅格(北京)科技有限公司 | 块存储器配置结构和配置方法 |
US9904595B1 (en) * | 2016-08-23 | 2018-02-27 | Texas Instruments Incorporated | Error correction hardware with fault detection |
-
2016
- 2016-08-23 US US15/244,739 patent/US9904595B1/en active Active
-
2017
- 2017-08-22 KR KR1020197005416A patent/KR102267860B1/ko active IP Right Grant
- 2017-08-22 CN CN201780051527.9A patent/CN109643262B/zh active Active
- 2017-08-22 WO PCT/US2017/047890 patent/WO2018039156A1/en unknown
- 2017-08-22 JP JP2019511460A patent/JP7303408B2/ja active Active
- 2017-08-22 KR KR1020217018553A patent/KR102399843B1/ko active IP Right Grant
- 2017-08-22 EP EP17844237.2A patent/EP3504624B1/en active Active
- 2017-12-15 US US15/844,259 patent/US10599514B2/en active Active
-
2020
- 2020-02-13 US US16/790,444 patent/US11372715B2/en active Active
-
2022
- 2022-05-25 US US17/824,605 patent/US11740968B2/en active Active
- 2022-06-16 JP JP2022096954A patent/JP2022123052A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5158838A (ja) * | 1974-11-20 | 1976-05-22 | Nippon Electric Co | |
JP2008293555A (ja) * | 2007-05-22 | 2008-12-04 | Nec Electronics Corp | 半導体集積回路装置およびメモリ制御方法 |
JP2015130085A (ja) * | 2014-01-08 | 2015-07-16 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2018039156A1 (en) | 2018-03-01 |
US9904595B1 (en) | 2018-02-27 |
EP3504624B1 (en) | 2021-03-03 |
KR102399843B1 (ko) | 2022-05-20 |
US20220283899A1 (en) | 2022-09-08 |
US20200210287A1 (en) | 2020-07-02 |
JP2022123052A (ja) | 2022-08-23 |
US11372715B2 (en) | 2022-06-28 |
JP7303408B2 (ja) | 2023-07-05 |
US10599514B2 (en) | 2020-03-24 |
KR102267860B1 (ko) | 2021-06-23 |
CN109643262B (zh) | 2023-08-08 |
KR20210076195A (ko) | 2021-06-23 |
EP3504624A4 (en) | 2019-07-24 |
KR20190042013A (ko) | 2019-04-23 |
US20180107541A1 (en) | 2018-04-19 |
US11740968B2 (en) | 2023-08-29 |
EP3504624A1 (en) | 2019-07-03 |
CN109643262A (zh) | 2019-04-16 |
US20180060163A1 (en) | 2018-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7303408B2 (ja) | 欠陥検出を備えるエラー補正ハードウェア | |
US10546628B2 (en) | Using dual channel memory as single channel memory with spares | |
US10169126B2 (en) | Memory module, memory controller and systems responsive to memory chip read fail information and related methods of operation | |
KR102170776B1 (ko) | 타이어드 에러 정정 코드 시스템 및 그것의 에러 정정 방법 | |
US7765454B2 (en) | Fault tolerant memory system | |
US20150378826A1 (en) | Circuits, apparatuses, and methods for correcting data errors | |
US11646094B2 (en) | Memory system with error detection | |
GB1366013A (en) | Error checking and correcting system | |
US7480847B2 (en) | Error correction code transformation technique | |
US9239753B2 (en) | DRAM address protection | |
US7587658B1 (en) | ECC encoding for uncorrectable errors | |
JP2009295252A (ja) | 半導体記憶装置及びそのエラー訂正方法 | |
US11768731B2 (en) | System and method for transparent register data error detection and correction via a communication bus | |
US11934263B2 (en) | Parity protected memory blocks merged with error correction code (ECC) protected blocks in a codeword for increased memory utilization | |
US11416332B2 (en) | Protection for ethernet physical layer | |
US10250279B2 (en) | Circuits and methods for writing and reading data | |
US20190163569A1 (en) | Memory and method of operating the memory | |
US11809272B2 (en) | Error correction code offload for a serially-attached memory device | |
JP2002251898A (ja) | シングルイベントアップセット補償回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20190225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200821 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200821 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20210218 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210323 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210602 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210630 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210630 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20210929 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211117 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20220216 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20220516 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220616 |
|
C60 | Trial request (containing other claim documents, opposition documents) |
Free format text: JAPANESE INTERMEDIATE CODE: C60 Effective date: 20220616 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20220701 |
|
C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C21 Effective date: 20220706 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20220805 |
|
C211 | Notice of termination of reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C211 Effective date: 20220810 |
|
C22 | Notice of designation (change) of administrative judge |
Free format text: JAPANESE INTERMEDIATE CODE: C22 Effective date: 20221005 |
|
C22 | Notice of designation (change) of administrative judge |
Free format text: JAPANESE INTERMEDIATE CODE: C22 Effective date: 20221012 |
|
C22 | Notice of designation (change) of administrative judge |
Free format text: JAPANESE INTERMEDIATE CODE: C22 Effective date: 20221018 |
|
C13 | Notice of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: C13 Effective date: 20221206 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20230306 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20230306 |
|
C272 | Notice of ex officio correction |
Free format text: JAPANESE INTERMEDIATE CODE: C272 Effective date: 20230315 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230405 |
|
C23 | Notice of termination of proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C23 Effective date: 20230418 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230524 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7303408 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |