JPH04134537A - パリティ生成二重化回路 - Google Patents
パリティ生成二重化回路Info
- Publication number
- JPH04134537A JPH04134537A JP2255397A JP25539790A JPH04134537A JP H04134537 A JPH04134537 A JP H04134537A JP 2255397 A JP2255397 A JP 2255397A JP 25539790 A JP25539790 A JP 25539790A JP H04134537 A JPH04134537 A JP H04134537A
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- JP
- Japan
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- generation circuit
- circuit
- odd
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000005856 abnormality Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はパリティ生成回路の信頼性向上に関するもので
ある。
ある。
［従来の技術］
第３図は、マイクロコンピュータシステムの概念図を示
すものである。すなわち、マイクロプロセッサ１がシス
テムバス４を介して、メモリ回路２および入出力回路３
に接続され、マイクロコンピュータシステムが構成され
ている。
すものである。すなわち、マイクロプロセッサ１がシス
テムバス４を介して、メモリ回路２および入出力回路３
に接続され、マイクロコンピュータシステムが構成され
ている。
メモリ回路２にはマイクロプロセッサ１の命令や、マイ
クロコンピュータシステムの処理に必要なデータが格納
される。従って、メモリ回路には高い信頼性が要求され
る。また、メモリ回路２の内容が変化した場合、誤った
情報のためマイクロコンピュータシステムが誤動作する
ことを防ぐため、書き込み時のメモリの内容と読み出し
時のメモリの内容が異なったとき、マイクロプロセッサ
１に異常を通知する方法が用いられている。
クロコンピュータシステムの処理に必要なデータが格納
される。従って、メモリ回路には高い信頼性が要求され
る。また、メモリ回路２の内容が変化した場合、誤った
情報のためマイクロコンピュータシステムが誤動作する
ことを防ぐため、書き込み時のメモリの内容と読み出し
時のメモリの内容が異なったとき、マイクロプロセッサ
１に異常を通知する方法が用いられている。
書き込み時と読み出し時のメモリの内容が興なることを
検知するために、一般に、メモリ回路２に格納される情
報ビットの８ビツトごとに１ビツトの検査ビットを付は
加えた単一バリティ符号が用いられる。当該検査ビット
と情報ビットの８ビツトとを合わせて“１”の個数が必
ず偶数個あるいは奇数個になるように設定される。
検知するために、一般に、メモリ回路２に格納される情
報ビットの８ビツトごとに１ビツトの検査ビットを付は
加えた単一バリティ符号が用いられる。当該検査ビット
と情報ビットの８ビツトとを合わせて“１”の個数が必
ず偶数個あるいは奇数個になるように設定される。
例として、情報ビットの８ビツトと１ビツトの検査ビッ
トと合わせて、１の個数が必ず偶数個になるように設定
された場合を考える。この場合、メモリ回路２からの情
報を読み出すとき、情報ビットの８ビツトが１ビツトの
検査ビットのどこか１ビツトに誤りが生じると、必ず“
ｌ”の数が奇数個になるからメモリ回路２の誤りを検知
することができる。
トと合わせて、１の個数が必ず偶数個になるように設定
された場合を考える。この場合、メモリ回路２からの情
報を読み出すとき、情報ビットの８ビツトが１ビツトの
検査ビットのどこか１ビツトに誤りが生じると、必ず“
ｌ”の数が奇数個になるからメモリ回路２の誤りを検知
することができる。
第２図は、従来のパリティ生成およびチエツク回路の構
成を示す。
成を示す。
第２図においてシステムバス４に情報ビットを格納する
メモリ回路２１および検査ビットを生成する偶数または
奇数パリティ生成回路５が接続されている。偶数または
奇数パリティ生成回路５は、システムバス４を介してメ
モリ回路２１に格納される情報ビットから検査ビットを
生成し、信号線８１を介して検査ビットを格納するメモ
リ回路２２に検査ビットを格納する。パリティチエツク
回路６はシステムバス４を介してメモリ回路２１に接続
され、また、信号線９１を介してメモリ回路２２に接続
される。パリティチエツク回路６はマイクロプロセッサ
１によってメモリ回路２１から情報ビットが読み出され
るときに、メモリ回路２１に格納されている情報ビット
とメモリ回路２２に格納されている検査ビットを信号線
９１を介して読み出して検査し、誤りがあった場合、信
号ｌｌ９２を介してマイクロプロセッサに異常を通知す
る。
メモリ回路２１および検査ビットを生成する偶数または
奇数パリティ生成回路５が接続されている。偶数または
奇数パリティ生成回路５は、システムバス４を介してメ
モリ回路２１に格納される情報ビットから検査ビットを
生成し、信号線８１を介して検査ビットを格納するメモ
リ回路２２に検査ビットを格納する。パリティチエツク
回路６はシステムバス４を介してメモリ回路２１に接続
され、また、信号線９１を介してメモリ回路２２に接続
される。パリティチエツク回路６はマイクロプロセッサ
１によってメモリ回路２１から情報ビットが読み出され
るときに、メモリ回路２１に格納されている情報ビット
とメモリ回路２２に格納されている検査ビットを信号線
９１を介して読み出して検査し、誤りがあった場合、信
号ｌｌ９２を介してマイクロプロセッサに異常を通知す
る。
また、メモリ回路２１に情報を書き込むときと読み込む
ときにおいて、システムバス４および信号線８１．９１
を切り替えることにより、同一の回路を用いて偶数また
は奇数パリティ生成回路５とパリティチエツク回路６を
実現する構成例もある。
ときにおいて、システムバス４および信号線８１．９１
を切り替えることにより、同一の回路を用いて偶数また
は奇数パリティ生成回路５とパリティチエツク回路６を
実現する構成例もある。
［発明が解決しようとする課題］
しかしながら、第２図において示される構成においては
偶数および奇数パリティ生成回路５に障害が発生し、誤
りのある検査ビットを生成した場合、メモリ回路２１に
障害が発生して情報ビットが一つ変化してもパリティチ
エツク回＃Ｉ６が異常を検知できない場合が発生する。
偶数および奇数パリティ生成回路５に障害が発生し、誤
りのある検査ビットを生成した場合、メモリ回路２１に
障害が発生して情報ビットが一つ変化してもパリティチ
エツク回＃Ｉ６が異常を検知できない場合が発生する。
本発明の目的は、前記した従来技術の欠点を解消し、パ
リティ生成回路に生じた障害を検知できるパリティ生成
二重化回路を提供することにある。
リティ生成回路に生じた障害を検知できるパリティ生成
二重化回路を提供することにある。
［１１題を解決するための手段］コ
本発明のパリティ生成二重化回路は、偶数パリティ生成
回路および奇数パリティ生成回路を設けてパリティ生成
回路を二重化すると共に、メモリ回路に情報を書き込む
ときにおいて奇数パリティ生成回路と偶数パリティ生成
回路との出力を比較し、両者の出力が一致したときにパ
リティ生成回路に障害が発生したと判断し、マイクロプ
ロセッサに通知する比鞍部を設けたものである。
回路および奇数パリティ生成回路を設けてパリティ生成
回路を二重化すると共に、メモリ回路に情報を書き込む
ときにおいて奇数パリティ生成回路と偶数パリティ生成
回路との出力を比較し、両者の出力が一致したときにパ
リティ生成回路に障害が発生したと判断し、マイクロプ
ロセッサに通知する比鞍部を設けたものである。
〔作用コ
本発明のパリティ生成二重化回路において、情報ビット
Ｎビットごとに検査ビットを生成する場合、各情報ビッ
トに誤りが発生する確率をｂとすると、情報ビットのＮ
ビットのうちの１ビツトに誤りが発生する確率は Ｎｘｂｘ（１−ｂ）ｓ−鳳 となる。
Ｎビットごとに検査ビットを生成する場合、各情報ビッ
トに誤りが発生する確率をｂとすると、情報ビットのＮ
ビットのうちの１ビツトに誤りが発生する確率は Ｎｘｂｘ（１−ｂ）ｓ−鳳 となる。
従来の構成例において、パリティ生成回路に障害が発生
し、検査ビットに誤りがある確率をｐとすると、情報ビ
ットのうちの１ビツトに誤りがあっても検知できない確
率は、 ｐＸＮＸｂＸ （１−ｂ）”−’ となる。
し、検査ビットに誤りがある確率をｐとすると、情報ビ
ットのうちの１ビツトに誤りがあっても検知できない確
率は、 ｐＸＮＸｂＸ （１−ｂ）”−’ となる。
一方、本発明の構成においては、奇数パリティ生成回路
と偶数パリティ生成回路において同時に障害が発生し、
これらのパリティ生′成回路の出力に同時に誤りがある
場合のみ、情報ビットのうちの１ビツトに誤りがあって
も検知できない、奇数パリティ生成回路および偶数パリ
ティ生成回路の出力に誤りがある確率をともにｐとする
と、情報ビットのうちの１ビツトに誤りがあっても検知
できない確率は、 ｐ” ＸＮＸｂＸ （１ｂ）” となり、当該確率を低減させることができる。
と偶数パリティ生成回路において同時に障害が発生し、
これらのパリティ生′成回路の出力に同時に誤りがある
場合のみ、情報ビットのうちの１ビツトに誤りがあって
も検知できない、奇数パリティ生成回路および偶数パリ
ティ生成回路の出力に誤りがある確率をともにｐとする
と、情報ビットのうちの１ビツトに誤りがあっても検知
できない確率は、 ｐ” ＸＮＸｂＸ （１ｂ）” となり、当該確率を低減させることができる。
［実施例］
以下、本発明の実施例について説明する。第１図は本発
明の実施例を示すものである。システムバス４に情報ビ
ットを格納するメモリ回路２１、偶数パリティ生成回路
５１および奇数パリティ生成回路５２がｔＲ続されてい
る。
明の実施例を示すものである。システムバス４に情報ビ
ットを格納するメモリ回路２１、偶数パリティ生成回路
５１および奇数パリティ生成回路５２がｔＲ続されてい
る。
偶数パリティ生成回路５１と奇数パリティ生成回路５２
の出力を比較することを目的として、それぞれの出力は
信号線８１．８２を介して比較部としての加算Ｉ１７に
接続される。障害の発生を通知するために、比較部たる
加算ｌ１７は信号線９３を介してマイクロプロセッサ１
に接続される。
の出力を比較することを目的として、それぞれの出力は
信号線８１．８２を介して比較部としての加算Ｉ１７に
接続される。障害の発生を通知するために、比較部たる
加算ｌ１７は信号線９３を介してマイクロプロセッサ１
に接続される。
メモリ回路２１に格納されている情報ビットの検査を目
的として、メモリ回路２１およびメモリ回路２２がそれ
ぞれ、システムバス４、信号線９１を介して、パリティ
チエツク回路６に接続される。障害の発生を通知するた
めに、パリティチエツク回路６は信号線９２を介してマ
イクロプロセッサ１に接続される。
的として、メモリ回路２１およびメモリ回路２２がそれ
ぞれ、システムバス４、信号線９１を介して、パリティ
チエツク回路６に接続される。障害の発生を通知するた
めに、パリティチエツク回路６は信号線９２を介してマ
イクロプロセッサ１に接続される。
この実施例において情報ビット８ビツトごとに検査ビッ
トを生成し、マイクロプロセッサ１からシステムバス４
を介して、メモリ回路２にデータ（０１００１１００）
が書き込まれる場合を考える。このデータは情報ビット
を格納するメモリ回＃Ｉ２１に格納されると同時に、偶
数パリティ生成回路５１および奇数パリティ生成回路５
２にシステムバス４を介して入力される。
トを生成し、マイクロプロセッサ１からシステムバス４
を介して、メモリ回路２にデータ（０１００１１００）
が書き込まれる場合を考える。このデータは情報ビット
を格納するメモリ回＃Ｉ２１に格納されると同時に、偶
数パリティ生成回路５１および奇数パリティ生成回路５
２にシステムバス４を介して入力される。
偶数パリティ生成回路５１は、情報ビット８ビツトと検
査ビット１ビツトを合わせて、“１”の個数が偶数とな
るように、検査ビットを生成する。
査ビット１ビツトを合わせて、“１”の個数が偶数とな
るように、検査ビットを生成する。
従って、データの中には“１′が３個存在するため、検
査ビットとして「１」を出力する。一方、奇数パリティ
生成回路５２は、情報ビット８ビツトと検査ビット１ビ
ツトを合わせて“１”の個数が奇数となるように検査ビ
ットを生成するため、検査ビットとして「Ｏ」を出力す
る。
査ビットとして「１」を出力する。一方、奇数パリティ
生成回路５２は、情報ビット８ビツトと検査ビット１ビ
ツトを合わせて“１”の個数が奇数となるように検査ビ
ットを生成するため、検査ビットとして「Ｏ」を出力す
る。
このように、偶数パリティ回路５１と奇数パリティ生成
回路５２が共に正常である場合は双方の出力は互いに異
なる。ところが、偶数パリティ生成回路５１および奇数
パリティ生成回路５２の出力のどちらかに誤りがある場
合、両者の出力は一致する。
回路５２が共に正常である場合は双方の出力は互いに異
なる。ところが、偶数パリティ生成回路５１および奇数
パリティ生成回路５２の出力のどちらかに誤りがある場
合、両者の出力は一致する。
加算８１７は１ビツトの出力を持ち、偶数パリティ生成
回路５１および奇数パリティ生成回路５２の出力が異な
るとき「１」を出力し、一致するときは「０」を出力す
る。これにより、マイクロプロセッサ１に信号線９３を
介して、偶数パリティ生成回路５１または奇数パリティ
生成回路５２の異常を通知することができる。
回路５１および奇数パリティ生成回路５２の出力が異な
るとき「１」を出力し、一致するときは「０」を出力す
る。これにより、マイクロプロセッサ１に信号線９３を
介して、偶数パリティ生成回路５１または奇数パリティ
生成回路５２の異常を通知することができる。
第１図が示す構成例は、メモリ回路２１に格納される情
報ビットとメモリ回路２２に格納される検査ビットを合
わせて“１”の個数が偶数個となるように構成した例で
あり、偶数パリティ生成回路の出力が信号線８１を介し
てメモリ回路２２に接続される。
報ビットとメモリ回路２２に格納される検査ビットを合
わせて“１”の個数が偶数個となるように構成した例で
あり、偶数パリティ生成回路の出力が信号線８１を介し
てメモリ回路２２に接続される。
マイクロプロセッサ１がメモリ回路２１からデータを読
み出すとき、メモリ回路２１に格納されている情報ビッ
トおよびメモリ回路２２に格納されている検査ビットは
それぞれ、システムバス４および信号線９１を介してパ
リティチエツク生成回路６に入力され、情報ビットと検
査ビットを合わせて１の個数が偶数であるかどうかが検
査される。“１″の個数が奇数であった場合、パリティ
チエツク生成回路６は信号線９２を介してマイクロプロ
セッサ１に異常を通知する。
み出すとき、メモリ回路２１に格納されている情報ビッ
トおよびメモリ回路２２に格納されている検査ビットは
それぞれ、システムバス４および信号線９１を介してパ
リティチエツク生成回路６に入力され、情報ビットと検
査ビットを合わせて１の個数が偶数であるかどうかが検
査される。“１″の個数が奇数であった場合、パリティ
チエツク生成回路６は信号線９２を介してマイクロプロ
セッサ１に異常を通知する。
［発明の効果］
以上述べたように、本発明によれば、以下の効果が得ら
れる。すなわち、マイクロプロセッサがメモリ回路にデ
ータを書き込むときに、偶数パリティ生成回路と奇数パ
リティ生成回路の出力を比較して、パリティ生成回路の
検査を行うことにより、パリティ生成回路の障害により
、メモリ回路の内容に誤りが生じても検知することがで
きない確率を低減させることができる。
れる。すなわち、マイクロプロセッサがメモリ回路にデ
ータを書き込むときに、偶数パリティ生成回路と奇数パ
リティ生成回路の出力を比較して、パリティ生成回路の
検査を行うことにより、パリティ生成回路の障害により
、メモリ回路の内容に誤りが生じても検知することがで
きない確率を低減させることができる。
第１図は本発明の実施例に係るパリティ生成二重化回路
の構成図、第２図は従来のパリティ生成およびチエツク
回路の構成図、第３図はマイクロコンピュータシステム
の概念図である。 図中、１はマイクロプロセッサ、２，２１゜２２はメモ
リ回路、３は入出力回路、４はシステムバス、５は偶数
または奇数パリティ生成回路、５１は偶数パリティ生成
回路、５２は奇数パリティ生成回路、６はパリティチエ
ツク回路、７は加算器（比較部＞、ｓｔ、８２．９１，
９２゜９３は信号線を示す。
の構成図、第２図は従来のパリティ生成およびチエツク
回路の構成図、第３図はマイクロコンピュータシステム
の概念図である。 図中、１はマイクロプロセッサ、２，２１゜２２はメモ
リ回路、３は入出力回路、４はシステムバス、５は偶数
または奇数パリティ生成回路、５１は偶数パリティ生成
回路、５２は奇数パリティ生成回路、６はパリティチエ
ツク回路、７は加算器（比較部＞、ｓｔ、８２．９１，
９２゜９３は信号線を示す。
Claims (1)
- １、メモリ回路手段を備えたマイクロコンピュータシス
テムにおいて、奇数パリテイ生成回路および偶数パリテ
イ生成回路を設けると共に、メモリ回路にデータを書き
込むときに、上記奇数パリテイ生成回路と偶数パリテイ
生成回路の出力を比較し、両者の出力が一致したときに
パリテイ生成回路に障害が発生したと判断し、マイクロ
プロセッサに通知する比較部を設けたことを特徴とする
パリテイ生成二重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255397A JPH04134537A (ja) | 1990-09-27 | 1990-09-27 | パリティ生成二重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255397A JPH04134537A (ja) | 1990-09-27 | 1990-09-27 | パリティ生成二重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134537A true JPH04134537A (ja) | 1992-05-08 |
Family
ID=17278196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255397A Pending JPH04134537A (ja) | 1990-09-27 | 1990-09-27 | パリティ生成二重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134537A (ja) |
-
1990
- 1990-09-27 JP JP2255397A patent/JPH04134537A/ja active Pending
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