JPH04141745A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は′ｌ！ｉ数のデータ保持回路を有する半導体
集積回路装置に関し、特にそのソフトエラー評価に関す
るものである。

［従来の技術〕 第５図は従来の複数のデータ保持回路を有する半導体集
積回路装置のブロック図である５図において、１８〜１
ｃは与えられたデータを一時的に保持するデータ保持回
路で、各データ保持回路１８〜ｌｃはマヌタラッチ２１
８〜２１ｃと７レプツツチ２２８〜２２ｃとの１対より
構成されている。データ保持回路１８〜ＩＣはモード切
換端子ＴＶに与えられる信号に応じ、ラッチあるいはフ
リップフロップまたはシフトレジスタとして動作可能な
構成となっており、シフトレジスタとして動作する時は
、ヌキャン入力端子Ｓ１にシリアル入力データが与えら
れ、スキャン出力端子ＳＯからシリアル８カデータが出
力される。２Ｂは入力端＋１からの入力データに応じた
論理出力を出力するための組合せ回路、２ｂはデータ保
持回路１８〜１ｃの出力データに応じた論理出力を６力
端子Ｏに出力するための組合せ回路である。また、ＣＬ
ＫＳはデータ保持回路１８〜１ｃがラッチ又はフリップ
フロップとして１作する場合のデータ保持タイミングを
規定するためのクロック信号を入力するクロック入力端
子、ＣＬＫＡ及びＣＬＫＢはデータ保持回路１８〜１ｃ
がシフトレジスタとして動作する場合のデータシフトタ
イミングを規定するためのクロック信号を入力するクロ
ック入力端子である。

次に動作について説明する。半導体集積回路装置の通常
動作時は、入力端＋１からデータが入力さｈ％組み合せ
回路２８はその入力データに応じた論理出力をデータ保
持回路１８〜１ｃに与える。一方、モード切換端子ＴＭ
からの信号により、データ保持回路１８〜１ｃはラッチ
又はフリップフロップとして動作し、クロック入力端子
ＣＬＫＳからのクロック信号に同期して、組合せ回路２
ａの論理出力を一時保持し、組合せ回路２ｂに出力する
。そして、組み合せ回路２ｂはデータ保持回路１８〜１
ｃからのデータに応じた論理出力を出力端子ＯＫ呂力す
る。

このような論理ＬＳＩの各機能ブロックのテスト時には
、モード切換端子ＴＭからの信号により、データ入力保
持回路１８〜ｌｃはシフトレジアタとして動作する。そ
してクロック入力端子ＣＬＫＡＣＬ’ＫＢからのクロッ
ク信号により、ヌキャン入力端子ＳＩよりデータ保持回
路ｌにテヌトデータが読み込まれたり、スキャン出力端
子ＳＯからテヌトデータが読み出されたりする。

ところで、近年、素子の微細化が進むにつれてメモリ素
子（ＭＯ８ＲＡＪ　バイボーｔＲＡｖｅ）において、パ
ッケージ等から放出されるα粒子によるソフトエラーが
問題となっており、メモリ素子の評価方法が数多く発表
されている。また、メモリ素子のみならず、上述したよ
うなデータ保持回路を有する論理ＬＳＩにおいても、α
粒子によりデータ保持回路のデータが反転するというソ
フトエラーが、近い将来無視できなくなることが報告さ
れている。このため論理ＬＳＩのデータ保持回路のソフ
トエラーを評価する必要が生じる。

この場合、メモリ素子の評価方法（例えば電子通信学界
誌論文番号昭５５−７６０−９　ｒα粒子による高速バ
イポーラＲＡＭのソフトエラー」）を論理ＬＳＩのデー
タ保持回路の評価に適用することも考えられるが、一般
に論理ＬＳＩはメモリ素子よりも入力端子数が多く、論
理ＬＳＩを多数実装して評価する場合には、評価シヌテ
ムのコストが増大する。特にマスタヌライヌ方式の論理
ＬＳＩの場合は、入力端子の位置が変化するので、コス
トの増大は著しい。

［発明が解決しようとする課題〕 ところが第５図に示すように、論理ＬＳＩの各機能ブロ
ックのテヌトのためにデータ保持回路１ａ〜ＩＣがシフ
トレジスタとしても動作できる構成の場合には、スキャ
ン６カ端子ＳＯがらデータ保持回路１８〜１ｃのデータ
を順次統み出すことができるので、少ない端子数でデー
タの反転を検品することができる。一般に、ソフトエラ
ーの発生Ｈ度は極めて低く、その値はシステム全体の＠
転性を考えると、数年に１回程度以下になることが望ま
しい。このため、ソフトエラーの評価に際して、データ
保持回路のデータ反転が、ソフトエラーによるものか、
ソフトエラー評価装置自体の故障によるものか、ノイズ
等による読み出しエラーなのかを２重、３重にチエツク
する必要がある。しかしながら、シフトレジスタをその
まま流用した場合、データを１度読み呂すと、元の記憶
位置には新しいデータが書き込まれてしまい、データ保
持回路のエラーは回復してしまう。

そのため、ノイズ等による読み出しエラーをソフトエフ
−と区別・して排除するため、データを２度読み出すと
いう手法がとれないという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、少ない端子数でノイズ等による読み出しエラ
ーと区別しながら、データ保持回路のソフトエラーを評
価することができる半導体集！Ｉ［回路装置を得ること
を目的とする。

Ｃ８題を解決するための手段］ この発明に係る半導体集積回路装置は、′！１数のデー
タ保持回路と、こＣ複数のデータ保持回路に所定の入力
端子より直接データを書き込む手段と、前記複数のデー
タ保持回路の各出力を入力とするエラー検出回路とを＠
えてたものである。

［作用］ この発明におけるエラー検出回路は、複数のデータ保持
回路の各出力を入力としているので、これら複数のデー
タ保持回路に所定の入力端子から例えば同一データを書
き込んで、ソフトエラーによりその内の少なくとも１つ
が反転すれば、それらの間の不一致によりソフトエラー
の存在を検出する。

〔笑施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例である半導体集積回路装置
のブロック図である。図において、３はＯＲゲート回路
４及び５よりなるエラー検出回路で、ＯＲゲート回路４
はデータ保持回路１ａ〜１ｃのマスタラッチ２１８〜２
１ｃの正出力Ｑ１．Ｑ３．Ｑ５を入力とし、これら正出
力Ｑのデータの少なくとも１つがソフトエラーによりａ
ｈａがら′１＃へ反転した場合、そのエラーを検出する
ためのものであり、Ｅｌを出力端子としている。、また
、ＯＲゲート回路５はデータ保持回路１８〜１ｃのスレ
ーブラッチ２２８〜２２ｃの正出力Ｑ２１　　Ｑ４１　
　Ｑ６を入力としこれら正出力Ｑのデータの少なくとも
１つがソフトエラーにより′０＃から１′へ反転した場
合、そのエラーを検出するためのものであり、Ｅ２を圧
力端子としている。なお、その他の構成は前記従来のも
のと同一なので、同一符号を付してその説明を省略する
。

次に動作について説明する。通常動作時は前記従来のも
のと同一なのでその説明は省略する。

ジフトエラー評価時は、モード切換端子ＴＭからの信号
によりデータ保持回路１８〜１ｃをシフトレジスタとし
て動作させ、スキャン入力端子ＳＩよりデータ＃０１を
入力し、クロック入力端子ＣＬＫＡ、ＣＬＫＢからのク
ロック信号により、データをシフトさせながら、すべて
のデータ保持回路１８〜１ｃのマスタラッチ２１８〜２
１ｃ及びスレーブラッチ２２８〜２２ｃにデータ＃０′
を書き込む。マスタラッチ２１８〜２１ｃ及びスレーブ
ラッチ２２８〜２２ｃはスキャン入力端子ＳＩからのデ
ータを一時保持し、そのデータをＯＲゲート回路４及び
５に与える。そしてＯＲゲート回路４及び５の出力端子
Ｅ１及びＥ２の論理状態を調べることにより、以下に詳
述するようにしてソフトエラーを検出する。

スキャン入力端子ＳＨの入力データＦ′ｉ＃Ｏｎである
ので、データ保持回路１８〜１ｃのマスタラッチ２１ａ
〜２１ｃ　及びスレーブラッチ２２ａ〜２２ｃの正出力
Ｑ１〜Ｑ６は′０１である。そのため、ノイズ等にょる
在 読み出しエラーあるいはソフトエラーが存富しない場合
、ＯＲゲート回路４及び５の出力端子Ｅ１及びＥ２の論
理状態は′０＃となる。そして、ソフトエラーが生じ、
マスタラッチ２１ａ〜２１ｃの正出力Ｑのデータ′０＃
が反転し′１＃となると、ＯＲゲート回路４の圧力端子
Ｅ１の論理状態が＃０′から１１＃へ変化する。また、
スレーブラッチ２２ａ〜２２ｃの正出力Ｑのデータ′０
＃が反転しＭｌ′となると、ＯＲゲート回路５の出力端
子Ｅ２の論理状態は＃ｏ＃から＃１１へと変化する。こ
の場合、ノイズ等による読み出しエラー排除のため、Ｏ
Ｒゲート回路４及び５の出力端子Ｅ１及びＥ２を２度読
みする。

この時、マスタラッチ２１ａ〜２１ｃ及びスレーブラッ
チ２２ａ〜２２ｃに保持されているデータ内容は変化し
ないので、前記従来のもののように２度読みすることに
より、マスタラッチ２１８〜２１ｃ及びスレーブラッチ
２２８〜２２ｃに新しいデータが書き込まれ、ノイズ等
による読み呂しエラーとソフトエラー〇区別ができなく
なるという不都合はない。そして、２度目の読み出しで
ＯＲゲート回路４及び５の出力端子Ｅ１及びＥ２の論理
状態が“０′の場合、つまりエラーがＲ認されない場合
、１度目の読み出し時の１１＃はノイズ等による読み出
しエラーであったと判断できる。一方、ＯＲゲート回路
４の圧力端子Ｅ１の論理状態が１度目、２度目と本に１
１＃の場合は、そのエラーはノイズ等による読み出しエ
ラーではなくソフトエラーであす、マスタラッチ２１ａ
〜２１ｃのいずれかでエラーが発生したと判断できる。

同様に、ＯＲゲート回路５の出力端子Ｆ２の論理状態が
１度目、２度目とも［’ｌ’の場合は、スレーブラッチ
２２８〜２２ｃのいずれかでソフトエラーが生じたと判
断できる。ソフトエフ−が確認された場合、ＯＲゲート
回路４．５の出力端子Ｅ１、Ｅ２のどちらで論理値１１
″が出力されたかで、クロック入力端子ＣＬＫＡ、ＣＬ
ＫＢからのクロック信号のタイミングを制御し、スキャ
ン出力端子ＳＯからデータを読み出すことによってエラ
ー発生箇所の特定を行う。第２図はマヌタラツチ２１ａ
にシフトエフ−が生じた場合の、クロック入力端子ＣＬ
ＫＡ、ＣＬＫＢからのクロック信号による各マスタラッ
チ２１ａ〜２１ｃ及びスレーブラッチ２２ａ〜２２ｃの
動作状態をタイミングチャートに示す。第２図（ａｌは
、クロック入力端子ＣＬＫＡからのクロック信号がクロ
ック入力端子ＣＬＫＢからのクロック信号に先行して送
られた場合を示しており、マスタラッチ２１ａの出力Ｑ
１の論理値＃ｌ＃がスレーブラッチ２２ａにシフトイン
される前に、クロック入力端子ＣＬＫＡからのクロック
信号により新しいデータＩＯ＃が書き込まれ、その結果
、スキャン出力端子ＳＯからは論理値′１＃は出力され
ない。第２図（ｂ）は、クロック入力端子ＣＬＫＢから
のクロック信号がクロック入力端子ＣＬＫＡからのクロ
ック信号に先行して送られた場合を示しており、スキャ
ン出力端子ＳＯからの出力は、クロック入力端子ＣＬ、
ＫＢから３つ目のクロック信号が送られた時に１１“と
なり、データ保持回路１Ｂでソフトエラーが生じている
ことが確認できる。第３図はスレーブラッチ２２ａでソ
フトニー−が生じた場合の各マスタラッチ２１８〜２１
ｃ及びスレーブラッチ２２８〜２２ｃの動作状態を示す
タイミングチャートである。図において、クロック入力
端子ＣＬＫＡからのクロック信号がクロック入力端子Ｃ
ＬＫＢのそれに先行して送られた場合のみ、データ保持
回路１Ｂでのソフトエラーを検出することができる。

以上のジフトエラー評価において、評価に必要な端子は
スキャン入力端子Ｓ１．クロック入力端子ＣＬＫＡ及び
ＣＬＫＢ、出力端子Ｅ１及びＥ２、スキャン出力端子Ｓ
Ｏの６端子だけである。

なお、上記冥施例ではデータ保持回路ＩＢ〜ＩＣのソフ
トエラーにより、正出力Ｑ１〜Ｑ６の呂カデータが＃０
＃から１１＃へ反転する場合を検出するようにエラー検
出回路３を２つのＯＲゲート回路４及び５で構成した場
合を示したが、ａ１′から＃０＃へ反転する場合を検出
するようにエラー検出回路３を２つのＡＮＤゲート回路
により構成しても同様の効果が得られる。

また、エラー検出回路３の２つのＯＲゲート回路４及び
５の入力をマスタラッチ２１ａ〜２１ｃ及びスレーブラ
ッチ２２ａ〜２２ｃの正出力Ｑｌ−Ｑ６とした場合を示
したが、マスタラッチ２１ａ〜２１ｃ及びスレーブラッ
チ２２８〜２２ｃの反転６カをＯ′Ｒゲート回路４及び
５の入力としても同様の効果が得られる。

第４図はこの発明の他の実施例である半導体集積回路装
置のブロック図である。上記実施例ではスキャン入力端
子ＳＩの入力データを１０′とした時のみソフトエラー
を評価することができるが、このｌｉｉ施例においては
、マスタラッチ２１ａ〜２１ｃの正出力Ｑｌ、Ｑ３．Ｑ
５を入力とするＡＮＤゲート回路６及びスレーブラッチ
２２ａ〜２２ｃの正出力Ｑ２．Ｑ４．Ｑ６を入力とする
ＡＮＤゲート回路７を設け、エラー検出回路３ｂを２つ
のＯＲゲート回路４及び５と２つのＡＮＤゲート回路６
及び７で構成し、スキャン入力端子ＳＩの入力に応じて
Ｏ１’ｌゲート回路４．５ないしＡＮＤゲート回路６．
７の６カのいずれかを選択して出力とするデータ選択回
路８をさらに設けた点が、前記５ｊ！施例と相違する点
である。データ選択回路８はＡＮＤゲート回路９　、１
０．　ｉｌ、　１２とＯＲゲート回路１３．１４より構
成され、ＡＮＤゲート回路９の一方入力（反転入力）と
ＡＮＤゲート回路１０の一方入力、ＡＮＤゲート回絡回
路の一方入力（反転入力）及びＡＮＤゲート回路１２の
一方入力はスキャン入力端子ＳＩに接続され、ＡＮＤゲ
ート回路９の他方入力はＯＲゲート回路４の出力に、Ａ
ＮＤゲート回路１０の他方入力はＡＮＤゲート回路６の
出力に、ＡＮＤゲート回路１１の他方入力はＯＲゲート
回路５の出力に、ＡＮＤゲート回絡回路の他方入力はＡ
ＮＤゲート回路７の出力に接続され、ＡＮＤゲート回路
９及びｌＯの出力はＯＲゲート回路１３を介して出力端
子Ｅ３に、ＡＮＤゲート回路１１及び１２の出力はＯＲ
ゲート回路１４を介して出力端子Ｅ４に出力される。

スキャン入力端子ＳＩの入力データが＃０”の場合、Ａ
ＮＤゲート回路９及び１１の反転入力は′１“となり、
ＡＮＤゲート回路１０及び１２の一方入力は′０″とな
る。したがって、−ＯＲゲート回路４の出力信号のみが
ＡＮＤゲート回路９及びＯＲゲート回路１３を介して８
カ端子Ｅ３に出力され、ＯＲゲート回路５の出力信号の
みがＡＮＤゲート回路１１及びＯＲゲート回路１４を介
して出力端子Ｅ４に出力される。一方、スキャン入力端
子ＳＩの入力データが１１＃の場合には、ＡＮＤゲート
回路６の出力信号のみがＡＮＤゲート回路１０及びｏ′
Ｒゲート回路１３を介して出力端子Ｅ３に出力され、Ａ
ＮＤゲート回路７の出力信号のみが、ＡＮＤケート回路
１２及びＯＲゲート回路１４を介して出力端子Ｅ４に圧
力される。出力端子Ｅ３及びＥ４の出力データがスキャ
ン入力端子ＳＩからの入力データと異なる場合、シフト
エラーが生じたと判断できる。

この第４図実施例の構成によると、前記５ｊ！施例より
端子数を増やさずに、スキャン入力端子ＳＩからの入力
信号を選ぶことなくシフトエラーを評価することができ
る。

［発明の効果］ 以上のようにこの発明によれば、複数のデータ保持回路
に所定の入力端子から直接データを書き込み、複数のデ
ータ保持回路の各呂カエヲー検出回路に入力してシフト
エラーを検出するようにしたので、シフトエラー評価を
少ない端子数で突環でき、しかもエラー検出回路の出力
を２度読み出して、ノイズ等による読み出しエラーとソ
フトエラーを区別することができ、かつクロック信号の
タイミングを制御してシウトアウトしｌＢカデータを読
み取ることにより、エラー発生箇所を特定することがで
きるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一５ｉ！施例による半導体集積回路
装置のブロック図、第２図、第３図は第１図の半導体集
積回路装置のある動作状ｔ！を示すタイミングチャート
、第４図はこの発明の他の実施例による半導体集積回路
装置のブロック図、第５図は従来の半導体集積回路装置
のブロック図である。 図において、１８〜１ｃはデータ保持回路、３及び３ｈ
はエラー検出回路、８はデータ選択回路、２１８〜２１
ｃ　Ｉｄマスタヲツチ、２２８〜２２ｃはスレーブラッ
チ、ＳＩはスキャン入力端子を示す。 なお、 図中、 同一符号は同一、 または相当部分 を示す。 代 理 入 大 岩 増 雄 ４５０Ｈ’Ｊ−ｆ’ａＪｒ五會 第２図 ＜ａ） 第３図 （ａ） 第４図 第５図 手続補正書（自発） 年　　月　　　日 平成

Claims (1)

1. 【特許請求の範囲】 複数のデータ保持回路と、 この複数のデータ保持回路に所定の入力端子より直接デ
   ータを書き込む手段と、 前記複数のデータ保持回路の各出力を入力とするエラー
   検出回路とを備えたことを特徴とする半導体集積回路装
   置。