JPS6324503Y2 - - Google Patents
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- Publication number
- JPS6324503Y2 JPS6324503Y2 JP1903887U JP1903887U JPS6324503Y2 JP S6324503 Y2 JPS6324503 Y2 JP S6324503Y2 JP 1903887 U JP1903887 U JP 1903887U JP 1903887 U JP1903887 U JP 1903887U JP S6324503 Y2 JPS6324503 Y2 JP S6324503Y2
- Authority
- JP
- Japan
- Prior art keywords
- error
- unit
- flip
- flop
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【考案の詳細な説明】
本考案は、複数の単位回路を有する電子装置に
おいて、各単位回路毎にエラー・チエツク回路と
エラー保持フリツプ・フロツプとを設け、各エラ
ー・チエツク回路の出力の対応するエラー保持フ
リツプ・フロツプへの書き込みを順次に行い、い
ずれか１個のエラー保持フリツプ・フロツプが所
定の状態になつた後は、他のエラー保持フリツ
プ・フロツプにエラー情報が書き込まれないよう
にしたものである。
おいて、各単位回路毎にエラー・チエツク回路と
エラー保持フリツプ・フロツプとを設け、各エラ
ー・チエツク回路の出力の対応するエラー保持フ
リツプ・フロツプへの書き込みを順次に行い、い
ずれか１個のエラー保持フリツプ・フロツプが所
定の状態になつた後は、他のエラー保持フリツ
プ・フロツプにエラー情報が書き込まれないよう
にしたものである。
第１図は従来のエラー・チエツク装置の１例を
示すものであつて、１１ないし１５はレジスタ、
２１ないし２５はエラー・チエツク回路、３１な
いし３ｎはエラー保持フリツプ・フロツプをそれ
ぞれ示している。
示すものであつて、１１ないし１５はレジスタ、
２１ないし２５はエラー・チエツク回路、３１な
いし３ｎはエラー保持フリツプ・フロツプをそれ
ぞれ示している。
第１図の装置は例えば記憶制御装置のパイプラ
イン制御部である。この種のパイプライン制御部
においては、パリテイ・ビツト付のアドレス情報
および制御情報が入力データとして供給され、入
力データは順次にレジスタ１１，１２，１３，１
４，１５とシフトされて行く。シフト・レジスタ
１１ないし１５のそれぞれは、周知のように複数
のゲートおよびフリツプ・フロツプから構成され
ている。エラー・チエツク回路２１，２２，２
３，２４，２５のそれぞれは、対応するレジスタ
１１，１２，１３，１４，１５の出力のエラー・
チエツクを行う。エラー・チエツク回路２１，２
２，２３，２４，２５のエラー・チエツク結果は
対応するエラー保持フリツプ・フロツプ３１，３
２，３３，３４，３５に書き込まれる。
イン制御部である。この種のパイプライン制御部
においては、パリテイ・ビツト付のアドレス情報
および制御情報が入力データとして供給され、入
力データは順次にレジスタ１１，１２，１３，１
４，１５とシフトされて行く。シフト・レジスタ
１１ないし１５のそれぞれは、周知のように複数
のゲートおよびフリツプ・フロツプから構成され
ている。エラー・チエツク回路２１，２２，２
３，２４，２５のそれぞれは、対応するレジスタ
１１，１２，１３，１４，１５の出力のエラー・
チエツクを行う。エラー・チエツク回路２１，２
２，２３，２４，２５のエラー・チエツク結果は
対応するエラー保持フリツプ・フロツプ３１，３
２，３３，３４，３５に書き込まれる。
第１図の電子装置において、仮にレジスタ１１
が故障したとすると、誤つたデータが逐次にレジ
スタ１２→１３→１４→１５と伝播する。この結
果、エラー・チエツク回路２１，２２，２３，２
４，２５がそれぞれのタイミングで動作し、エラ
ー保持フリツプ・フロツプ３１ないし３５の全て
がオンとなつてしまい、本当に故障したレジスタ
がレジスタ１１，１２，１３，１４，１５の内の
どれであるか判らなくなつてしまう。１つの解析
の仕方として、エラー保持フリツプ・フロツプの
全てがオンであれば、レジスタ１１の故障とする
ことも考えられるが、出力Ｙが再度入力Ｘに接続
されるループ・バツク回路を持つ電子装置におい
ては、このような方法では故障のレジスタを見付
け出すことが出来ない。
が故障したとすると、誤つたデータが逐次にレジ
スタ１２→１３→１４→１５と伝播する。この結
果、エラー・チエツク回路２１，２２，２３，２
４，２５がそれぞれのタイミングで動作し、エラ
ー保持フリツプ・フロツプ３１ないし３５の全て
がオンとなつてしまい、本当に故障したレジスタ
がレジスタ１１，１２，１３，１４，１５の内の
どれであるか判らなくなつてしまう。１つの解析
の仕方として、エラー保持フリツプ・フロツプの
全てがオンであれば、レジスタ１１の故障とする
ことも考えられるが、出力Ｙが再度入力Ｘに接続
されるループ・バツク回路を持つ電子装置におい
ては、このような方法では故障のレジスタを見付
け出すことが出来ない。
本考案は、上記の考察に基づくものであつて、
関連し合う複数の単位回路を有する電子装置にお
いて、故障した単位回路を正確かつ容易に見付け
出すことが出来るようにしたエラー・チエツク装
置を提供することを目的としている。そしてその
ため、本考案のエラー・チエツク装置は、ゲート
とフリツプ・フロツプによつて構成される複数の
単位回路を有し、単位回路が他の単位回路と関連
を有する電子装置において、単位回路のエラーを
検出するエラー・チエツク回路と、エラー・チエ
ツク単位毎に異なつた固有のタイミング信号に同
期してエラー・チエツク回路の出力を通すゲート
手段と、上記固有のタイミング信号に同期してゲ
ート手段の出力をラツチするエラー保持フリツ
プ・フロツプとを各単位回路毎に設け、各単位回
路のゲート手段の出力をORゲートを介してエラ
ー制御フリツプ・フロツプに供給し、且つ上記エ
ラー制御フリツプ・フロツプの状態値がオンにな
つたとき、上記各エラー保持フリツプ・フロツプ
が対応するエラー・チエツク回路の出力するエラ
ー信号をラツチしないように構成したことを特徴
とするものである。以下、本考案を図面を参照し
つつ説明する。
関連し合う複数の単位回路を有する電子装置にお
いて、故障した単位回路を正確かつ容易に見付け
出すことが出来るようにしたエラー・チエツク装
置を提供することを目的としている。そしてその
ため、本考案のエラー・チエツク装置は、ゲート
とフリツプ・フロツプによつて構成される複数の
単位回路を有し、単位回路が他の単位回路と関連
を有する電子装置において、単位回路のエラーを
検出するエラー・チエツク回路と、エラー・チエ
ツク単位毎に異なつた固有のタイミング信号に同
期してエラー・チエツク回路の出力を通すゲート
手段と、上記固有のタイミング信号に同期してゲ
ート手段の出力をラツチするエラー保持フリツ
プ・フロツプとを各単位回路毎に設け、各単位回
路のゲート手段の出力をORゲートを介してエラ
ー制御フリツプ・フロツプに供給し、且つ上記エ
ラー制御フリツプ・フロツプの状態値がオンにな
つたとき、上記各エラー保持フリツプ・フロツプ
が対応するエラー・チエツク回路の出力するエラ
ー信号をラツチしないように構成したことを特徴
とするものである。以下、本考案を図面を参照し
つつ説明する。
第２図は本考案の１実施例のブロツク図であつ
て、４１ないし４ｎはANDゲート、５はORゲー
ト、６はエラー制御フリツプ・フロツプ、Ａ１な
いしAnはエラー・チエツク単位、Ｔ１ないしTn
はエラー・チエツク単位毎に異なつた固有のタイ
ミング信号である。なお、第１図と同一符号は同
一物を示している。
て、４１ないし４ｎはANDゲート、５はORゲー
ト、６はエラー制御フリツプ・フロツプ、Ａ１な
いしAnはエラー・チエツク単位、Ｔ１ないしTn
はエラー・チエツク単位毎に異なつた固有のタイ
ミング信号である。なお、第１図と同一符号は同
一物を示している。
エラー・チエツク単位Ａ１において、エラー・
チエツク回路２１の出力はANDゲート４１の一
方の入力端子に入力される。ANDゲート４１の
他方の入力端子にはタイミング信号Ｔ１が加えら
れ、タイミング信号Ｔ１がオンとなると、AND
ゲート４１が開き、エラー・チエツク回路４１の
出力がエラー保持フリツプ・フロツプ３１にラツ
チされる。図示しないが、エラー保持フリツプ・
フロツプ３１にはタイミング信号と同期したクロ
ツクが加えられるが、このクロツクはエラー制御
フリツプ・フロツプ６がセツトされているときに
はエラー保持フリツプ・フロツプ３１に印加され
ない。ANDゲート４１の出力はエラー処理回路
（図示せず）にも送られる。なお、エラー・チエ
ツク回路２１は、第１図に示すように例えばレジ
スタに接続されているものである。他エラー・チ
エツク単位Ａ２ないしAnも同様な構成を有して
いる。
チエツク回路２１の出力はANDゲート４１の一
方の入力端子に入力される。ANDゲート４１の
他方の入力端子にはタイミング信号Ｔ１が加えら
れ、タイミング信号Ｔ１がオンとなると、AND
ゲート４１が開き、エラー・チエツク回路４１の
出力がエラー保持フリツプ・フロツプ３１にラツ
チされる。図示しないが、エラー保持フリツプ・
フロツプ３１にはタイミング信号と同期したクロ
ツクが加えられるが、このクロツクはエラー制御
フリツプ・フロツプ６がセツトされているときに
はエラー保持フリツプ・フロツプ３１に印加され
ない。ANDゲート４１の出力はエラー処理回路
（図示せず）にも送られる。なお、エラー・チエ
ツク回路２１は、第１図に示すように例えばレジ
スタに接続されているものである。他エラー・チ
エツク単位Ａ２ないしAnも同様な構成を有して
いる。
各エラー・チエツク単位のANDゲート４１，
４２，…４ｎからの出力は、ORゲート５の入力
端子に入力され、ORゲート５の出力はエラー制
御フリツプ・フロツプ６に入力される。エラー制
御フリツプ・フロツプ６の出力は、エラー保持フ
リツプ・フロツプ３１，３２，…３ｎのクロツ
ク・イネーブル制御信号として使用され、エラー
制御フリツプ・フロツプには入力データがラツチ
されない。
４２，…４ｎからの出力は、ORゲート５の入力
端子に入力され、ORゲート５の出力はエラー制
御フリツプ・フロツプ６に入力される。エラー制
御フリツプ・フロツプ６の出力は、エラー保持フ
リツプ・フロツプ３１，３２，…３ｎのクロツ
ク・イネーブル制御信号として使用され、エラー
制御フリツプ・フロツプには入力データがラツチ
されない。
以上の説明から明らかなように、本考案によれ
ば、故障が発生した単位回路のエラー保持フリツ
プ・フロツプのみを所定の状態値とすることがで
きるので、故障の単位回路を容易に見付け出すこ
とが出来る。
ば、故障が発生した単位回路のエラー保持フリツ
プ・フロツプのみを所定の状態値とすることがで
きるので、故障の単位回路を容易に見付け出すこ
とが出来る。
第１図は従来のエラー・チエツク方式の１例を
示す図、第２図は本考案の１実施例のブロツク図
である。 １１ないし１５……レジスタ、２１ないし２５
……エラー・チエツク回路、３１ないし３３……
エラー保持フリツプ・フロツプ、４１ないし４ｎ
……ANDゲート、５……ORゲート、６……エラ
ー制御フリツプ・フロツプ、Ａ１ないしAn……
エラー・チエツク単位、Ｔ１ないしTn……エラ
ー・チエツク単位毎に異なる固有のタイミング信
号。
示す図、第２図は本考案の１実施例のブロツク図
である。 １１ないし１５……レジスタ、２１ないし２５
……エラー・チエツク回路、３１ないし３３……
エラー保持フリツプ・フロツプ、４１ないし４ｎ
……ANDゲート、５……ORゲート、６……エラ
ー制御フリツプ・フロツプ、Ａ１ないしAn……
エラー・チエツク単位、Ｔ１ないしTn……エラ
ー・チエツク単位毎に異なる固有のタイミング信
号。
Claims (1)
- ゲートとフリツプ・フロツプによつて構成され
る複数の単位回路を有し、単位回路が他の単位回
路と関連を有する電子装置において、単位回路の
エラーを検出するエラー・チエツク回路と、エラ
ー・チエツク単位毎に異なつた固有のタイミング
信号に同期してエラー・チエツク回路の出力を通
すゲート手段と、上記固有のタイミング信号に同
期してゲート手段の出力をラツチするエラー保持
フリツプ・フロツプとを各単位回路毎に設け、各
単位回路のゲート手段の出力をORゲートを介し
てエラー制御フリツプ・フロツプに供給し、且つ
上記エラー制御フリツプ・フロツプの状態値がオ
ンになつたとき、上記各エラー保持フリツプ・フ
ロツプが対応するエラー・チエツク回路の出力す
るエラー信号をラツチしないように構成したこと
を特徴とするエラー・チエツク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1903887U JPS6324503Y2 (ja) | 1987-02-12 | 1987-02-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1903887U JPS6324503Y2 (ja) | 1987-02-12 | 1987-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147041U JPS62147041U (ja) | 1987-09-17 |
| JPS6324503Y2 true JPS6324503Y2 (ja) | 1988-07-05 |
Family
ID=30813272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1903887U Expired JPS6324503Y2 (ja) | 1987-02-12 | 1987-02-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324503Y2 (ja) |
-
1987
- 1987-02-12 JP JP1903887U patent/JPS6324503Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62147041U (ja) | 1987-09-17 |
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