JPH10247899A

JPH10247899A - シリアル伝送方法及びその同期誤り検出方法

Info

Publication number: JPH10247899A
Application number: JP4881697A
Authority: JP
Inventors: Tetsuya Nagayama; 哲也長山; Yofumi Kurisu; 栗栖　　与文; Tadashi Okamoto; 正岡本; Koyo Murata; 幸洋村田; Hiroyuki Suzuki; 啓之鈴木
Original assignee: Hitachi Ltd; Hitachi Process Computer Engineering Inc
Current assignee: Hitachi Ltd; Hitachi Information and Control Systems Inc
Priority date: 1997-03-04
Filing date: 1997-03-04
Publication date: 1998-09-14

Abstract

(57)【要約】【課題】１ビットの同期フラグのみで誤り検出を行っ
ており、ノイズが発生すると同期誤りを検出できず、同
期誤りのチエック抜けが発生する。【解決手段】正規アドレス２０１、正規データ２０
２、正規アドレス２０１及正規データ２０２の論理値を
反転させた反転アドレス２０４及び反転データ２０５を
１つのフレームに含む伝文にして送信系から送信し、こ
の伝文を受信系で受信し、前記フレームの前半と後半を
受信した順に相互に反転したデータであることを確認し
たとき、正規データ２０１を受信データとして扱うシリ
アル伝送方法にあって、同期誤りを検出するための同期
ビットの機能を持つスタートフラグ２０９、エンドフラ
グ２１０、スタートフラグ２１１、エンドフラグ２１２
の各々は複数のビットで構成され、これらは前記フレー
ムの所定位置に挿入される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば制御用計算
機とプロセス入出力装置間でシリアル通信を行うための
シリアル伝送方法及びその同期誤り検出方法に係り、特
に、伝送の信頼性が要求されるシステムに用いて好適な
シリアル伝送方法及びその同期誤り検出方法に関する。

【０００２】

【従来の技術】例えば、リモートＩ／Ｏ（入／出力）通
信システムにおいては、送信側では伝送する正規データ
と同期ビット及びこれらデータの論理値を反転させた反
転データを１フレームとし、或る時間間隔をもってフレ
ーム単位の送出を行い、受信側では受信データを送信側
の送信クロックと同じ速度で取り込み、フレームの前半
と後半が受信した順に相互に反転（正規データにおける
“１”を“０”にし、“０”を“１”にする処理）した
データであることを確認した場合、その時の正規データ
を受信データとして正式に処理する反転二連送方式のシ
リアル伝送が用いられている。

【０００３】このような反転二連送方式のシリアル伝送
においては、正規データ及び反転データの各々の中に同
期ビットとして１ビットの固定パターンを設けて同期誤
りを検出している。この詳細について、以下、図面を用
いて説明する。

【０００４】図４は従来の反転二連送方式の伝送フォー
マットである。送信側からは、正規アドレス２０１、正
規データ２０２、正規同期ビット２０３、反転アドレス
２０４、反転データ２０５、反転同期ビット２０６の順
に伝送が行われる。反転アドレス２０４及び反転データ
２０５は、正規アドレス２０１及び正規データ２０２の
信号を反転、すなわち正規側で“１”であったものは
“０”にし、“０”であったものは“１”に変換したも
のである。受信側では、送信側からの情報に対し、前半
の正規データ２０２と後半の反転データ２０５の反転チ
ェックを行い、かつ同期ビットの１ビットが合っていれ
ば、正しく伝送が行われたものと見なし、正規データ２
０２の取り込みを行う。

【０００５】

【発明が解決しようとする課題】しかし、上記した従来
のシリアル伝送方法によると、１ビットの同期フラグの
みで誤り検出を行っているため、ノイズが発生すると正
規データ及び反転データの中の１ビットが同期フラグと
見なされ、同期誤りを検出できずにチェック抜けが発生
する場合がある。

【０００６】図５は図４の従来の伝送フォーマットにお
いて、ビット２０７がノイズにより反転して同期誤りが
発生し、誤りデータが取り込まれた場合を示している。

【０００７】正規アドレス２０１の前部及び反転同期ビ
ット２０６の後部の各ビットは、通常“１”であるが、
ノイズ２０７のために正規アドレス２０１の前部のビッ
トは“０”に変化している。この場合の１フレームは、
ノイズ２０７から反転同期ビット２０６までである。正
規側はノイズ２０７から正規データ２０２の最終ビット
２０８までであるため、反転側は正規側の“０”・・・
“１”の配列を反転した“１”・・・“０”の配列にな
る。この結果、正規アドレス２０１はノイズ２０７の部
分から始まったと見なされ、反転同期ビット２０６が反
転データ２０５の最終ビットに位置すると見なされる。
したがって、図５の下段に図示の様に、正規同期ビット
２０３は正規データ２０２の最終ビット２０８と見なさ
れる。

【０００８】この時、正規データ２０２の「０・・・
１」と、これを反転した反転データ２０５の「１・・・
０」の元の配列「０・・・１」が一致するので、アドレ
ス及びデータの正常を判定する。更に、同期ビットのチ
ェックが行われる。ここでは、正規同期ビット２０３と
見なされた最終ビット２０８が“１”で、これを反転し
た反転同期ビット２０６が“０”であるため、この元の
値“１”は最終ビット２０８の“１”に一致したことに
なる。以上により、反転チェック及び同期ビットの各チ
ェックが正常（即ち、誤り無し）という判定になる。こ
の結果、実際にはノイズ２０７で同期誤りが生じている
にもかかわらず、同期誤りを検出できないことがわか
る。

【０００９】本発明の目的は、ノイズによる同期誤りが
発生しても、確実に同期誤りを検出することのできるシ
リアル伝送方法及びその同期誤り検出方法を提供するこ
とにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、正規データとこの正規データの論理値を
反転させた反転データを１つのフレームに含む伝文にし
て送信系から送信し、この伝文を受信系で受信し、その
フレームの前半と後半が受信した順に相互に反転したデ
ータであることを確認したとき、その正規データを受信
データとして扱うシリアル伝送方法において、同期誤り
を検出するための同期ビットの機能を持つ同期フラグ
が、複数のビット構成により前記フレームの所定位置に
挿入することを特徴としている。

【００１１】この方法によれば、同期誤りを検出するた
めの同期フラグが、複数のビット構成になっているた
め、ノイズがあってもその影響を受け難く、確実に同期
誤りを検出することができる。したがって、送信側から
の伝文を誤りなく受信することができる。

【００１２】また、本発明は、正規データとこの正規デ
ータの論理値を反転させた反転データを１つのフレーム
に含む伝文にして送信系から送信し、この伝文を受信系
で受信し、そのフレームの前半と後半が受信した順に相
互に反転したデータであることを確認したとき、その正
規データを受信データとして扱うシリアル伝送方法にお
いて、複数のビット構成による複数個の同期フラグを前
記フレームの所定位置に挿入して伝送し、前記受信系で
は複数の同期フラグのパターンを相互に比較し、そのパ
ターン不一致から同期誤りを判定するシリアル伝送にお
ける同期誤り検出方法を特徴としている。

【００１３】この方法によれば、複数のビット構成によ
る複数個の同期フラグをフレーム内に設けて送信し、受
信時に同期フラグ間のパターンを相互比較し、その一致
の有無から同期誤りを判定する。この結果、同期誤りの
有無を確実に判定することができる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
をもとに説明する。図１は本発明によるシリアル伝送方
法を示す伝送フォーマットである。本発明の伝送フォー
マットは、正規アドレス２０１（例えば、６ビット）と
正規データ２０２（例えば、１６ビット）に対し、同期
フラグとしてのスタートフラグ２０９及びエンドフラグ
２１０で挟み込む構成にしている。同様に、反転アドレ
ス２０４と反転データ２０５は、スタートフラグ２１１
及びエンドフラグ２１２で挟み込んでいる。このような
フォーマットのフレームの伝文を送信側から受信側に向
けてスタートフラグ２０９からエンドフラグ２１２まで
を順に伝送する。

【００１５】受信側では、１フレームの伝文を通信線路
等を通した後、スタートフラグ２０９とエンドフラグ２
１０のパターンチェック及びスタートフラグ２１１とエ
ンドフラグ２１２のパターンチェックを行うと共に、ア
ドレス及びデータの反転チェックを行う。パターンチェ
ック及び反転チェックが合っていれば、正規データ２０
２の取り込みを実行する。

【００１６】このように、本発明では、同期フラグは正
規２連送（＝非反転の２連送）、伝文は反転２連送の構
成にしている。このように同期フラグを正規２連送にす
ることで、同期フラグと同一パターンのビット列が伝文
中に存在しても、これを区別することができる。そし
て、スタートフラグとエンドフラグにより複数カ所でチ
ェックできるため、同期誤りが確実に検出される。ま
た、スタートフラグ及びエンドフラグは、バーストエラ
ーを考慮して複数のビットで構成している。更に、同期
ずれ（同期誤り）を防止する手段として、スタートフラ
グとエンドフラグは非対称型の異なるビットを構成して
いる。つまり、スタートフラグ２０９を「０００１０」
にした場合、エンドフラグ２１０は「０１０００」にす
る。但し、フラグのビット数を多くしすぎると転送効率
が低下するので、必要最小限のビット数にすることが望
ましい。

【００１７】図２は本発明の伝送フォーマットにあっ
て、ノイズにより反転したビット２０７により同期誤り
が発生し、誤りデータが取り込まれた場合を示してい
る。

【００１８】まず、伝送が正常に行われている場合につ
いて説明する。図２の上側の伝送フォーマットにおい
て、ノイズが発生していない場合スタートフラグ２０９
より前のビットは「１１１・・・」であり、エンドフラ
グ２１２より後のビットも「１１１・・・」である。ま
ず、スタートフラグ２０９と２１１のチェック、すなわ
ちスタートフラグ２０９の５ビット「０００１０」とス
タートフラグ２１１の５ビット「０００１０」のチェッ
クが行われ、パターンが一致しているので同期誤り無し
が判定される。更に、エンドフラグ２１０と２１２のチ
ェックが行われ、エンドフラグ２１０の４ビット「０１
０００」とエンドフラグ２１２の４ビット「０１００
０」のチェックが行われる。この場合もパターンが一致
しているので同期誤り無しが判定される。更に、〔正規
アドレス２０１＋正規データ２０２〕と〔反転アドレス
２０４＋反転データ２０５〕のチェックが行われるが、
障害が出ていないので両者は一致し、同期誤り無しとな
る（チェックに際しては、正規側を反転させて反転側と
の一致性を確認するか、逆に、反転側を再反転して正規
側と比較する）。以上により、同期誤り無しが二重に確
認されたので、正規データ２０２の読み込みが実行され
る。

【００１９】次に、ノイズにより同期誤りが発生した場
合について説明する。最初にスタートフラグのパターン
チェックが行われる。この場合、ノイズ２０７でフレー
ムの開始位置がずれているので、反転側のスタートフラ
グは、エンドフラグ２１０の最終ビット２１３からが対
象になり、図２のエンドフラグ２１３からスタートフラ
グ最終ビットの１つ前のビットまでの５ビット「０００
０１」が対象になる。この５ビット「００００１」と、
ノイズ２０７からスタートフラグ２０９の前から４ビッ
トまでの５ビット「００１００」とが比較される。この
場合、両者のパターンが一致しないので、同期誤りとし
て判断される。

【００２０】次に、２つ目の同期誤りチェックとして、
アドレス及びデータの正規側と反転側の同一性のチェッ
クが行われる。この場合、ビット列の全体を比較するわ
けであるが、ここでは、説明の便宜上、データの１ビッ
トのチェックで判定する。すなわち、正規データ２０２
の開始ビットに相当するスタートフラグ２０９の最終ビ
ット“０”と、反転データ２０５の開始ビットに相当す
るエンドフラグ２１１の最終ビット２１４について比較
する。最終ビット２１４が“０”であるので、これを反
転した“１”とスタートフラグ２０９の最終ビット
“０”をチェックすることになる。しかし、“１”と
“０”の不一致であるため、反転チェックエラーの判定
になる。

【００２１】更に、３つ目の同期誤りチェックとして、
エンドフラグのパターンチェックも行われる。すなわ
ち、エンドフラグ２１０の「００１００」とエンドフラ
グ２１２の「１０１００」のパターンチェックが行われ
るが、両者は不一致であるため、パターン不一致が判定
される。以上のように、本発明によれば、同期誤りをス
タートフラグとエンドフラグの２ヵ所で検出できるの
で、従来の１ヵ所検出に比べ確実に同期誤りを検出する
ことができる。

【００２２】このように同期誤りチェックが３つとも成
立したことから、次の伝送データの受信があるまで、正
規データ２０２の受信データメモリへの読み込みを行わ
ないように制御する。すなわち、今回送られて来た伝文
は処理の対象としない。

【００２３】図２は図１の伝送フォーマットに従って伝
文を送出する送信系と、この送信系からの伝文の同期誤
りを検出し、誤りが無いときに正規データを収得する受
信系の構成を示している。

【００２４】送信系は、送信制御回路１、この送信制御
回路１から読み出しアドレス２及び読み出し信号３が入
力される送信データメモリ４、送信制御回路１からの読
み出しアドレス２を反転して出力する反転回路６、送信
データメモリ４からのデータ５を反転して出力する反転
回路７、スタートフラグ２０９、２１１を発生するスタ
ートフラグ発生回路８、エンドフラグ２１０、２１２を
発生するエンドフラグ発生回路９、シフトレジスタ１２
〜１４、及び伝送データ２０を通信線路等（受信系）へ
出力する送信回路２１を備えて構成される。

【００２５】上記のシフトレジスタは、送信制御回路１
から出力されるデータロード信号１０と送信クロック１
１のほかエンドフラグ発生回路９からのエンドフラグを
基に所定のタイミングでエンドフラグを出力するエンド
フラグシフトレジスタ１２、反転回路６の出力とエンド
フラグシフトレジスタ１２の出力及びデータロード信号
１０と送信クロック１１を基に所定のタイミングで反転
アドレスを出力する反転アドレスシフトレジスタ１３、
反転回路７の出力とシフトレジスタ１３の出力及びデー
タロード信号１０と送信クロック１１を基に所定のタイ
ミングで反転データを出力する反転データシフトレジス
タ１４、スタートフラグ発生回路８の出力とシフトレジ
スタ１４の出力及びデータロード信号１０と送信クロッ
ク１１を基に所定のタイミングでスタートフラグを出力
するスタートフラグシフトレジスタ１５、エンドフラグ
発生回路９の出力とシフトレジスタ１５の出力及びデー
タロード信号１０と送信クロック１１を基に所定のタイ
ミングで反転側のエンドフラグを出力するエンドフラグ
シフトレジスタ１６、データロード信号１０と送信クロ
ック１１及びシフトレジスタ１６の出力と読み出しアド
レス２を基に所定のタイミングで正規アドレスを出力す
る正規アドレスシフトレジスタ１７、データ５の出力と
シフトレジスタ１７の出力及びデータロード信号１０と
送信クロック１１を基に所定のタイミングで正規データ
を出力する正規データシフトレジスタ１８、エンドフラ
グ発生回路９の出力とシフトレジスタ１７及びデータロ
ード信号１０と送信クロック１１を基に所定のタイミン
グでスタートフラグを出力するスタートフラグシフトレ
ジスタ１９とより成る。

【００２６】次に、受信系の構成について説明する。受
信系は、不図示の通信線路等を介して伝送データ２０を
受信する受信回路２３、受信回路２３より出力される受
信データ２４から必要な受信開始信号２６を検出する受
信データ検出回路２５、受信開始信号２６を基に動作す
る受信制御回路２７、スタート／エンドフラグのチェッ
ク及び比較を行う比較／パターンチェック回路２８、受
信データを記憶する受信データメモリ２９、及びシフト
レジスタ３０〜３７、反転回路３８、及び反転回路３９
を備えて構成されている。受信データメモリ２９は、受
信制御回路２７からデータ書き込み信号４８が与えられ
ることにより受信データの書き込みが実行される。な
お、反転回路３８、３９はシフトレジスタ３５、３６側
に設ける構成にしてもよい。

【００２７】シフトレジスタ３０〜３７は、受信制御回
路２７からの受信クロック４０を基に受信データ２４中
のスタートフラグ２０９を格納するスタートフラグシフ
トレジスタ３０、受信クロック４０を基に受信データ２
４中の正規アドレス２０１を格納する正規アドレスシフ
トレジスタ３１、受信クロック４０を基に受信データ２
４中の正規データ２０２を格納する正規データシフトレ
ジスタ３２、受信クロック４０を基に受信データ２４中
のエンドフラグ２１０を格納するエンドフラグシフトレ
ジスタ３３、受信クロック４０を基に受信データ２４中
のスタートフラグ２０９を格納するスタートフラグシフ
トレジスタ３４、受信クロック４０を基に受信データ２
４中の反転アドレス２０４を格納する反転アドレスシフ
トレジスタ３５（その出力は受信書き込みアドレス４５
になる）、受信クロック４０を基に受信データ２４中の
反転データ２０５を格納する反転データシフトレジスタ
３６（その出力は受信書き込みデータ４６になる）、受
信クロック４０を基に受信データ２４中のエンドフラグ
２１２を格納するエンドフラグシフトレジスタ３７とよ
り成る。

【００２８】更に、比較／パターンチェック回路２８
は、スタートフラグシフトレジスタ３０からのスタート
フラグ２０９とスタートフラグシフトレジスタ３４を比
較するフラグ比較／パターンチェック回路４１、反転回
路３８からのアドレスと反転アドレスシフトレジスタ３
５の反転アドレスとを比較すると共に反転回路３９から
のアドレスと反転データシフトレジスタ３６の反転デー
タとを比較するデータ／アドレス照合回路４２、エンド
フラグシフトレジスタ３３からのエンドフラグ２１０と
エンドフラグシフトレジスタ３７からのエンドフラグ２
１２をチェックするフラグ比較／チェック回路４３、及
びフラグ比較／パターンチェック回路４１、データ／ア
ドレス照合回路４２及びフラグ比較／チェック回路４３
の各出力の論理積をとるＡＮＤ回路４４を備えて構成さ
れる。ＡＮＤ回路４４の出力、すなわち比較／パターン
チェック回路２８の出力信号は、データ一致信号４７と
して受信制御回路２７に印加される。

【００２９】図３の構成において、送信制御回路１より
読み出しアドレス２及び読み出し信号３が送信データメ
モリ４に入力される。送信データメモリ４は読み出しア
ドレス２に対応したデータ５を正規データシフトレジス
タ１８に出力すると同時に、反転回路７により反転デー
タシフトレジスタ１４に出力する。このとき、読み出し
アドレス２も正規アドレスシフトレジスタ１７に出力す
ると同時に、反転回路６により反転アドレスシフトレジ
スタ１３へ出力する。

【００３０】更に、スタートフラグ発生回路８及びエン
ドフラグ発生回路９が、スタートフラグシフトレジスタ
１５及びエンドフラグシフトレジスタ１２にフラグを出
力する。送信制御回路１は、各シフトレジスタにデータ
ロード信号１０を出力してデータをセット後、送信クロ
ック１１及び送信開始信号２０によって送信回路２１を
動作させ、伝送データ２２を出力する。

【００３１】受信系においては、伝送データ２２が受信
回路２３を通って受信データ検出回路２５に入力され、
受信制御回路２７へ受信開始信号２６を送出する。受信
制御回路２７は受信クロック４０を出力し、受信データ
２４が受信クロック４０に同期してスタートフラグシフ
トレジスタ３０、正規アドレスシフトレジスタ３１、正
規データシフトレジスタ３２、エンドフラグシフトレジ
スタ３３、スタートフラグシフトレジスタ３４、反転ア
ドレスシフトレジスタ３５、反転データシフトレジスタ
３６、及びエンドフラグシフトレジスタ３７の各々に、
スタートフラグ２０９、正規アドレス２０１、正規デー
タ２０２、エンドフラグ２１０、スタートフラグ２１
１、反転アドレス２０４、反転データ２０５、及びエン
ドフラグ２１２の各々が格納される。

【００３２】正規アドレス２０１と反転アドレス２０４
及び正規データ２０２と反転データ２０５の各々は、ス
タートフラグシフトレジスタ３４でチェックが行われ、
スタートフラグ２０９とスタートフラグ２１１のチェッ
クがフラグ比較／パターンチェック回路４１で行われ、
更に、エンドフラグ２１０とエンドフラグ２１２のチェ
ックがフラグ比較／チェック回路４３によって行われ
る。フラグが一致し、且つパターンチェックが一致した
とき、フラグ比較／パターンチェック回路４１、データ
／アドレス照合回路４２、及びフラグ比較／チェック回
路４３は“１”レベル（すなわち同期誤り無しを検出）
を出力する。ＡＮＤ回路４４は３入力が同時に“１”が
入力されると出力信号を発生（“１”レベル）し、この
信号をデータ一致信号４７として受信制御回路２７へ送
出する。受信制御回路２７はデータ一致信号３０を基に
各シフトレジスタへ送出する受信クロック４０を停止
し、受信データメモリ２９にデータ書き込み信号４８を
出力する。受信データメモリ２９は、データ書き込み信
号４８により受信書き込みアドレス４５が指定したアド
レスに受信書き込みデータ４６を書き込む。

【００３３】一方、フラグ又はパターンチェックの１つ
でも不一致があると、フラグ比較／パターンチェック回
路４１、データ／アドレス照合回路４２、フラグ比較／
照合回路４３の少なくとも１つに“０”レベル出力が生
じ、ＡＮＤ回路４４の論理は形成されず、その出力は
“０”レベルになる。この結果、データ一致信号４７は
生ぜず、データ書き込み信号４８は受信データメモリ２
９に出力されず、受信書き込みデータ４６の書き込みは
行われない。

【００３４】なお、上記した実施の形態では、正規アド
レス２０１、正規データ２０２及び反転アドレス２０
４、反転データ２０５の順で伝送するものとしたが、逆
に、データ、アドレスの順であってもよい。

【００３５】また、同期フラグは任意のビット数にする
ことができる。更に、同期誤りチェックを３種類（〔ア
ドレス＋データ〕のチェック、スタートフラグ及びエン
ドフラグの各パターンチェック）により行うものとした
が、同期誤りの検出精度が劣ってもよければ、スタート
フラグ又はエンドフラグの一方を省略してもよい。この
場合、ＡＮＤ回路４４は２入力型を用いることになる。

【００３６】

【発明の効果】以上説明した通り、本発明によれば、同
期誤りを検出するための同期ビットの機能を持つ同期フ
ラグが、複数のビット構成により前記フレームの所定位
置に挿入したので、送信側からの伝文を誤りなく受信す
ることができる。更に、本発明によれば、複数のビット
構成による複数個の同期フラグを前記フレームの所定位
置に挿入して伝送し、受信系では複数の同期フラグのパ
ターンを相互に比較し、そのパターン不一致から同期誤
りを判定するようにしたので、同期誤りの有無を確実に
判定することができる。

【図面の簡単な説明】

【図１】本発明によるシリアル伝送方法を示す伝送フォ
ーマット図である。

【図２】本発明においてノイズで反転したビットにより
同期誤りが発生し、誤りデータが取り込まれた場合を示
す伝送フォーマット図である。

【図３】本発明方法を達成する送信系及び受信系の構成
を示すブロック図である。

【図４】従来の反転二連送方式の伝送フォーマットであ
る。

【図５】図４の伝送フォーマットにおいてノイズにより
同期誤りが発生し、誤りデータが取り込まれた場合を示
す伝送フォーマットである。

【符号の説明】

２８比較／パターンチェック回路４１フラグ比較／パターンチェック回路４２データ／アドレス照合回路４３フラグ比較／チェック回路４４ＡＮＤ回路２０１正規アドレス２０２正規データ２０４反転アドレス２０５反転データ２０９、２１１スタートフラグ２１１、２１２エンド

───────────────────────────────────────────────────── フロントページの続き (72)発明者栗栖与文茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内 (72)発明者岡本正茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内 (72)発明者村田幸洋茨城県日立市大みか町五丁目２番１号日立プロセスコンピュータエンジニアリング株式会社内 (72)発明者鈴木啓之茨城県日立市大みか町五丁目２番１号日立プロセスコンピュータエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】正規データとこの正規データの論理値を
反転させた反転データを１つのフレームに含む伝文にし
て送信系から送信し、この伝文を受信系で受信し、その
フレームの前半と後半が受信した順に相互に反転したデ
ータであることを確認したとき、その正規データを受信
データとして扱うシリアル伝送方法において、同期誤り
を検出するための同期ビットの機能を持つ同期フラグ
が、複数のビット構成により前記フレームの所定位置に
挿入することを特徴とするシリアル伝送方法。
【請求項２】前記同期フラグは、“１”及び“０”の
両方を少なくとも１ビットを含み、前記同期フラグは、
スタートフラグとエンドフラグから成り、両者は非対称
のビット配列パターンであることを特徴とする請求項１
記載のシリアル伝送方法。
【請求項３】前記スタートフラグ及び前記エンドフラ
グは、正規二連送であることを特徴とする請求項２記載
のシリアル伝送方法。
【請求項４】前記スタートフラグ及び前記エンドフラ
グは、前記正規データと前記反転データの各々を前後か
ら挟むように配設されることを特徴とする請求項２記載
のシリアル伝送方法。
【請求項５】正規データとこの正規データの論理値を
反転させた反転データを１つのフレームに含む伝文にし
て送信系から送信し、この伝文を受信系で受信し、その
フレームの前半と後半が受信した順に相互に反転したデ
ータであることを確認したとき、その正規データを受信
データとして扱うシリアル伝送方法において、複数のビ
ット構成による複数個の同期フラグを前記フレームの所
定位置に挿入して伝送し、前記受信系では複数の同期フ
ラグのパターンを相互に比較し、そのパターン不一致か
ら同期誤りを判定することを特徴とするシリアル伝送に
おける同期誤り検出方法。
【請求項６】前記同期フラグはスタートフラグとエン
ドフラグから成り、前記スタートフラグ同士及び前記エ
ンドフラグ同士をそのパターンで比較することを特徴と
する請求項５記載のシリアル伝送における同期誤り検出
方法。